誘電体膜、誘電体膜を用いた半導体装置の製造方法及び半導体製造装置
【課題】高誘電率を有する誘電体膜の製造方法を提供する。
【解決手段】薄いシリコン酸化膜を形成したＳｉ基板上に、ＨｆＮ／Ｈｆ積層膜を形成し、アニール処理によりＨｆ、Ｓｉ、Ｏ、Ｎの混合物からなる金属酸窒化物とする誘電体膜の製造する。（１）ＥＯＴの低減が可能であり、（２）リーク電流がＪｇ＝１．０Ｅ−１Ａ／ｃｍ２以下に低減され、（３）固定電荷の発生によるヒステリシスが抑制され、（４）７００℃以上の熱処理を行ってもＥＯＴの増加が無く耐熱性に優れる。
【解決手段】薄いシリコン酸化膜を形成したＳｉ基板上に、ＨｆＮ／Ｈｆ積層膜を形成し、アニール処理によりＨｆ、Ｓｉ、Ｏ、Ｎの混合物からなる金属酸窒化物とする誘電体膜の製造する。（１）ＥＯＴの低減が可能であり、（２）リーク電流がＪｇ＝１．０Ｅ−１Ａ／ｃｍ２以下に低減され、（３）固定電荷の発生によるヒステリシスが抑制され、（４）７００℃以上の熱処理を行ってもＥＯＴの増加が無く耐熱性に優れる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体膜及び誘電体膜を用いた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路を構成するＭＯＳＦＥＴのゲート絶縁膜は、近年の素子微細化と共に薄膜化が進んでおり、ゲート絶縁膜にＳｉＯ２膜を用いた場合、近年の要求値である膜厚２ｎｍ以下ではトンネル電流が発生し、ゲートリーク電流が増大する。そこで、近年では、ゲート絶縁膜材料をＳｉＯ２膜よりも比誘電率が高い高誘電体材料に置き換える検討が行われている。この方法により、実際の絶縁膜厚を厚くしてもＳｉＯ２換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）は薄くできる。昨今のゲート長２２ｎｍ以下のＭＯＳＦＥＴで求められるＥＯＴ膜厚は、更なる低減の要求があり、この要求を満たすためには、高誘電体材料を用いて実際の絶縁膜厚を厚くし、ゲートリーク電流を低減することが必要である。ＳｉＯ２膜よりも比誘電率を高くする方法の１つとして、ＳｉＯ２膜をＳｉ３Ｎ４とすることやＳｉＯ２をプラズマ窒化することによりＳｉＯＮとすることが検討されていが、Ｓｉ３Ｎ４の比誘電率はＳｉＯ２の２倍程度であり、充分にＥＯＴを薄くできない。そこで、高誘電体材料として、Ｈｆ系酸化物やＨｆ系窒化物が検討されている。
【０００３】
高誘電体膜の形成方法として、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層吸着堆積法、スパッタ法が挙げられる。ＣＶＤ法は、形成過程においてインキュベーションタイムが存在するため、膜厚の制御性、面内均一性、再現性が課題となる。
これらを解決する手段の一つとして、膜厚の制御性、面内均一性、再現性に優れたスパッタリング法により高誘電率膜を形成する方法が提案されている。
例えば、特許文献１では、シリコン酸化膜上に高誘電体膜を形成した後、５００℃〜７００℃の熱処理により高誘電体膜を酸化膜中に拡散させることにより、界面欠陥を抑制し、かつ酸化膜厚を０．６ｎｍまで薄くでき、絶縁膜の比誘電率を大きくすることによって、ＥＯＴを低減する方法が示されている。この方法では、シリコン酸化膜を物理膜厚１．０ｎｍ以下の領域で均一に残す技術が必要であり、その上に形成する高誘電体膜がアニールにより、ＳｉＯ２とシリコンとの界面まで拡散させないことが重要である。また、シリコン酸化膜中に数％程度の微量の窒素を導入した酸窒化膜をラジカル窒化プロセスにより形成する方法も記載されている。さらに、シリコン酸化膜上にＨｆＮを、窒素を導入したスパッタリングにより０．６ｎｍ〜１．０ｎｍ堆積し、熱処理を施すことにより、シリコン酸化膜上にＨｆを形成した場合よりも耐熱性を５０℃改善でき、ヒステリシスを減少できることが示されている。
【０００４】
ＥＯＴ薄膜化とリーク電流増加はトレードオフの関係にあり、ＥＯＴを薄くするだけではリーク電流は改善されない。従って、８００℃以上の高温で熱処理を行っても組成や結晶性が変化せず、ＥＯＴの増膜やリーク電流の増加が発生しない耐熱性に優れた絶縁膜形成技術が必要となる。また、絶縁膜中に固定電荷が存在すると、Ｃ−Ｖ曲線にヒステリシスが見られるが、この固定電荷は、絶縁膜の寿命を短くすることが解っており、半導体素子の信頼性を劣化させるため、固定電荷を抑制する絶縁膜形成技術も必要である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許４２３９０１５号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の技術にはそれぞれ以下のような課題が存在する。
【０００７】
特許文献１に記載のシリコン酸化膜上にＨｆを堆積し、更に酸素雰囲気中で真空アニールを行うことによりＨｆＳｉＯを形成する技術では、シリコン酸化膜の膜厚が１．０ｎｍ以下と薄くなると、熱処理工程においてシリコン酸化膜中を拡散したＨｆがシリコン基板界面まで到達し、固定電荷を発生させ電気特性が劣化するという課題がある。また、特許文献１に記載のＨｆをシリコン酸化膜中に拡散させる温度は５００℃〜６００℃と低温であり、ＣＭＯＳ作製工程における活性化工程（１０００℃）に対する耐熱性について何も述べられていない。
また、特許文献１に記載のシリコン酸化膜中に数％程度の微量の窒素を導入した酸窒化膜をラジカル窒化プロセスにより形成する方法では、１．０ｎｍ以下のシリコン酸化膜をラジカル窒化すると、窒素がシリコンとシリコン酸化膜界面にまで達し、界面特性を劣化させてしまうという課題がある。
【０００８】
本発明は、上記従来の課題に対してなされたものであり、上述した課題を改善し、ＥＯＴの低減が可能でリーク電流を低減でき、且つ耐熱性に優れ、固定電荷の発生によるヒステリシスを抑制した誘電体膜を形成する製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明者らは、上記課題を解決すべく鋭意検討した結果、加熱により被処理基板上に極薄シリコン酸化膜を形成し、更にシリコン酸化膜上に特定の組成を有する金属窒化物を形成し、更に金属窒化物上に金属膜を連続的に形成し、更にアニール処理を施すことにより、リーク電流を低減し且つＥＯＴを改善できる誘電体膜が得られることを見出し、本発明を完成するに至った。
【００１０】
即ち、本発明の誘電体膜の製造方法は、
加熱により被処理基板上にシリコン酸化膜を形成する第１の工程と、
前記シリコン酸化膜の上にＨｆとＮを含有する金属窒化膜を堆積する第２の工程と、
前記金属窒化物上にＨｆを含有する金属膜を堆積する第３の工程と、
前記シリコン酸化膜と金属窒化膜と金属膜の積層膜に熱処理を施し、Ｈｆ、Ｓｉ、Ｏ、Ｎを含有する金属酸窒化物を形成する第４の工程と、
を備えたことを特徴とする。
このような構成であると、第４の工程の熱処理により、下層のＨｆＮがシリコン酸化膜とシリケート反応し、ＳｉＯ２膜厚を薄くできると共に、ＳｉＯ２が窒化され比誘電率を高くすることができる。また、第４の工程の熱処理により、上層のＨｆが誘電率の高いＨｆＯを形成し、更に誘電体膜の誘電率を高くすることができる。これにより、ＥＯＴの低減が可能であり、かつリーク電流が低減され、固定電荷の発生によるヒステリシスが抑制され、７００℃以上の熱処理を行ってもＥＯＴの増加が無い耐熱性に優れた誘電体膜が得られる。
【発明の効果】
【００１１】
本発明によれば、極薄のシリコン酸化膜を有し、所望の窒素濃度を有する金属酸窒化膜かつ金属膜を連続的に積層した誘電体膜を、真空アニール処理によりＨｆ、Ｓｉ、Ｏ、Ｎを含む誘電体膜を形成することにより、（１）ＥＯＴの低減が可能であり、（２）リーク電流がＪｇ＝１．０Ｅ−１Ａ／ｃｍ２以下に低減され、（３）固定電荷の発生によるヒステリシスが抑制され、（４）７００℃以上の熱処理を行ってもＥＯＴの増加が無く耐熱性に優れた誘電体膜が得られる。従って、本発明の誘電体膜の製造方法を、高温アニール処理工程を有するＣＭＯＳトランジスタ素子のゲート絶縁膜の製造方法に適用した場合であっても、高誘電率化による酸化膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）の薄膜化が可能であり、リーク電流の低減、固定電荷の減少、耐熱性の改善が可能である。
【図面の簡単な説明】
【００１２】
【図１】本発明の工程図である。
【図２】本発明により誘電体膜を形成したＭＩＳキャパシタの断面図である。
【図３】本発明の第１の工程により下地シリコン酸化膜を形成した場合において、酸化膜厚の酸化温度依存性を示した図である。
【図４】金属窒化物膜と金属膜の積層と電極の形成工程に用いられる処理装置の一例の概略を示した図である。
【図５】ＨｆＮ膜の含有窒素のモル比率と堆積工程における窒素供給量の関係を示した図である。
【図６】ＨｆＮ膜の堆積工程における堆積速度と窒素供給量の関係を示した図である。
【図７】ＨｆＮ膜の堆積工程において、ＥＯＴ及びリーク電流（Ｊｇ）の窒素流量依存性を示した図である。
【図８】誘電体膜のＣ−Ｖ曲線を示した図である。
【図９】誘電体膜のＥＯＴ及びリーク電流（Ｊｇ）のＨｆＮ膜厚依存を示した図である。
【図１０】誘電体膜のＥＯＴ及びリーク電流（Ｊｇ）のＨｆＮ／Ｈｆ膜厚依存を示した図である。
【図１１】誘電体膜のＣ−Ｖ曲線を示した図である。
【図１２】誘電体膜のＥＯＴ及びリーク電流（Ｊｇ）のアニール温度依存を示した図である。
【図１３】誘電体膜のＣ−Ｖ曲線を示した図である。
【図１４】実施例１により得られた誘電体膜のＥＯＴ及びリーク電流（Ｊｇ）の関係を示した図である。
【図１５】本発明で使用した半導体装置の構成を示す図である。
【図１６】実施例の半導体装置の製造方法の工程を示す図である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面に基づき詳細に説明する。
本発明者らは、上記課題を解決すべく鋭意検討した結果、シリコン基板を熱処理することにより、極薄下地シリコン酸化膜を形成し、更に下地シリコン酸化膜上に特定の組成を有する金属窒化物を形成し、更に金属窒化物上に金属膜を連続的に形成し、更に真空中で熱処理を施すことにより、ＥＯＴ＝１．５ｎｍ以下の領域でもリーク電流が低減でき、固定電荷の発生によるヒステリシスが抑制され、７００℃以上の熱処理を行ってもＥＯＴの増加が無い耐熱性に優れた誘電体膜が得られることを見出した。
【００１４】
本発明で形成された誘電体膜について、基板上に極薄の下地シリコン酸化膜を形成し、下地シリコン酸化膜上にＨｆＮとＨｆを積層し、積層金属物に熱処理を施し、金属酸窒化物を形成したＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを例に取り説明する。
【００１５】
図１に本発明の工程を示し、図２にＭＩＳキャパシタの断面図を示す。第１の工程でシリコン基板２０１をＤＨＦ（Ｄｉｌｕｔｅｄ Ｈｙｄｒｏｆｌｕｏｒｉｃ Ａｃｉｄ）などによるＷｅｔ処理によりシリコン自然酸化膜を除去し、酸素雰囲気中で熱処理を行い下地シリコン酸化膜を形成、もしくはＷｅｔ処理無しでシリコン自然酸化膜を残した基板に熱処理を行いシリコン酸化膜を形成、もしくはＷｅｔ処理無しでシリコン自然酸化膜を有する基板にドライエッチングを行った後、酸素雰囲気中で熱処理を行いシリコン酸化膜２０２を形成した。図３に示すように、Ｗｅｔ処理により自然酸化膜を除去した場合は、酸化膜厚はアニール酸化温度及び酸素圧力を変えることにより０．５ｎｍから１．０ｎｍの範囲で膜厚制御できており、自然酸化膜を除去しない場合は、酸化膜厚は熱処理温度に依存しないが１．０ｎｍ以下の極薄酸化膜を形成できている。なお、ドライエッチングによりシリコン自然酸化膜を除去し、酸素雰囲気中で熱処理を行い下地シリコン酸化膜を形成した場合も、Ｗｅｔ処理で自然酸化膜を除去した場合と同様の酸化膜厚を形成できた。
【００１６】
次に、第１の工程としてＷｅｔ処理後、第２の工程において熱酸化したシリコン酸化膜を用いて、膜厚１．０ｎｍ以下のシリコン酸化膜２０２を有する基板２０１上に、ＨｆＮからなる金属窒化膜（ＨｆＮ膜）２０３を膜厚０．３〜０．７ｎｍの範囲で堆積した。その後、第３の工程においてＨｆからなる金属膜（Ｈｆ膜）２０４を膜厚０．１〜０．７ｎｍの範囲で堆積することにより、ＨｆＮ／Ｈｆの積層膜を形成した。また、比較としてＨｆＮおよびＨｆの単層膜を堆積した。
【００１７】
図４に、第２の工程および第３の工程におけるＨｆＮからなる金属窒化物およびＨｆからなる金属膜の堆積工程に用いられる処理装置の一例の概略を示す。
【００１８】
成膜処理室４００はヒータ４０１によって所定の温度に加熱できるようになっている。被処理基板４０２は、基板支持台４０３に組み込まれた、サセプタ４０４を介して、ヒータ４０５によって所定の温度に加熱できるようになっている。基板支持台４０３は、膜厚の均一性の観点から所定の回転数で回転できることが好ましい。成膜処理室４００内には、ターゲット４０６、４１６が、被処理基板４０２を望む位置に設置されている。
ターゲット４０６、４１６は、Ｃｕ等の金属から出来ているバックプレート４０７、４１７を介してターゲットホルダー４０８、４１８に設置されている。なお、ターゲット４０６、４１６とバックプレート４０７、４１７を組み合わせたターゲット組立体の外形を１つの部品としてターゲット材料で作製し、これをターゲットとして取り付けても構わない。つまり、ターゲットがターゲットホルダーに設置された構成でも構わない。
【００１９】
Ｃｕ等の金属製のターゲットホルダー４０８、４１８には、スパッタ放電用電力を印加する直流電源４１０、４２０が接続されており、カソードとして機能する。また、ターゲットホルダー４０８，４１８は、絶縁体４０９、４１９を介して成膜処理室４００の内壁に取り付けられ、これにより接地電位の成膜処理室４００の壁から絶縁されている。
スパッタ面から見たターゲット４０６、４１６の背後には、マグネトロンスパッタリングを実現するためのマグネット４１１、４２１が配設されている。マグネット４１１、４２１は、マグネットホルダー４１２、４２２に保持され、図示しないマグネットホルダー回転機構により回転可能となっている。ターゲットのエロージョンを均一にするため、放電中には、このマグネット４１１、４２１は回転している。
ターゲット４０６、４１６は、基板４０２に対して斜め上方のオフセット位置に設置されている。すなわち、ターゲット４０６、４１６のスパッタ面の中心点は、被処理基板４０２の中心点の法線に対して所定の寸法ずれた位置にある。
ターゲット４０６、４１６と被処理基板４０２の間には、遮蔽板４１３が設置され、電力が供給されたターゲット４０６、４１６から放出されるスパッタ粒子による被処理基板４０２上への成膜を制御している。
【００２０】
ターゲットは、Ｈｆの金属ターゲット４０６、４１６を用いた。誘電体膜の堆積は、金属ターゲット４０６もしくは４１６に、それぞれ直流電源４１０もしくは４２０より、ターゲットホルダー４０８もしくは４１８およびバックプレート４０７もしくは４１７を介して電力を供給することにより実施される。この際、不活性ガスが、不活性ガス源４２３から、バルブ４２４もしくは４３５、導入ガス流量を調整するためのマスフローコントローラ４２５もしくは４３６、バルブ４２６もしくは４３７を介してターゲット付近から処理室４００に導入される。また、窒素からなる反応性ガスは、反応性ガス源（窒素ガス源）４３１から、バルブ４３２、マスフローコントローラ４３３、バルブ４３４を介して処理室４００内の基板付近に導入される。導入された不活性ガスおよび反応性ガスは、コンダクタンスバルブ４１４を介して、排気ポンプ４１５によって排気される。
【００２１】
第２の工程におけるＨｆＮの堆積は、基板温度３０℃、Ｈｆのターゲットパワーを１００Ｗに設定し、不活性ガスとしてＡｒを用い、Ａｒの供給量を５０ｓｃｃｍとして、反応性ガスである窒素の供給量を１．０ｓｃｃｍ〜１０ｓｃｃｍの範囲で成膜を行った。次に、第３の工程におけるＨｆの堆積は、基板温度３０℃、Ｈｆのターゲットパワーを１００Ｗに設定し、不活性ガスとしてＡｒを用い、Ａｒの供給量を５０ｓｃｃｍとして行った。
また、第２の工程と第３の工程における真空容器内の圧力は、面内均一性の観点から１×１０−１Ｐａ以下が好ましい。
また、第２の工程と第３の工程を、別々の真空容器を用いて行う場合、大気暴露に伴うカーボン汚染による電気特性の低下を防ぐため、真空搬送容器を介して搬送されるのが好ましい。また、スループットの観点から、第２の工程と第３の工程を、同一真空容器内で行うことがより好ましい。
【００２２】
このとき、ＨｆＮ膜の組成は、窒素の供給量により調節した。図５に、ＨｆＮ膜の組成の窒素流量依存性を示す。組成は、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ；光電子分光法）による分析により評価した。このように、窒素流量を１．０ｓｃｃｍから２．０ｓｃｃｍの範囲で調節することにより、モル比率Ｎ／（Ｈｆ＋Ｎ）を０．０４から０．１１の範囲に制御できることが確認できる。
【００２３】
図６にＨｆＮ膜の堆積速度の窒素流量依存性を示す。図６より、窒素流量が１５ｓｃｃｍ以上の領域では堆積速度が０．４ｎｍ／ｍｉｎ以下であるのに対して、１５ｓｃｃｍより低い領域では、０．７ｎｍ／ｍｉｎ以上と大幅に堆積速度が増加することが確認できる。これは窒素の供給量が１５ｓｃｃｍ以上になると金属ターゲット表面が窒化され、スパッタ率が低下するためである。従って、本発明における誘電体膜の形成は、堆積速度の低下を招くことなく実現できることを示している。
【００２４】
次に、第４の工程において、シリコン酸化膜とＨｆＮとＨｆの積層膜を酸素雰囲気中で７００℃から９５０℃の範囲で熱処理を施し、ＨｆとＳｉとＯとＮを含有する金属窒化膜からなる誘電体膜２０６を形成した。また、ＨｆおよびＨｆＮの単層膜も同様の熱処理を施し、ＨｆとＳｉとＯとＮを含有する金属窒化膜からなる誘電体膜を形成した。
【００２５】
次に、誘電体膜上に、真空蒸着法により上部電極２０５として所望の大きさのＡｕ膜を１００ｎｍ蒸着し、ＭＩＳキャパシタ構造を形成した。次に、シリコン基板２０１を下部電極、Ａｕ膜を上部電極２０５として電気特性の測定を行った。電気特性は、Ｃ−Ｖ測定により素子のＥＯＴを、Ｉ−Ｖ特性によりリーク電流を測定した。ここで、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）について説明する。絶縁膜の種類によらず、絶縁膜材料がシリコン酸化膜であると仮定して、容量から逆算して得られる絶縁膜の電気的な膜厚を酸化膜換算膜厚という。即ち、絶縁膜の比誘電率をεｈ、シリコン酸化膜の比誘電率をεｏとし、絶縁膜の厚さをｄｈとしたとき、酸化膜換算膜厚ｄｅは、下記式（１）で表される。
【００２６】
ｄｅ＝ｄｈ×（εｏ／εｈ）・・・（１）
上記式（１）は、絶縁膜に、シリコン酸化膜の比誘電率εｏに比べて大きな誘電率εｈをもった材料を用いた場合には、酸化膜換算膜厚ｄｅは、この絶縁膜の膜厚ｄｈよりも薄いシリコン酸化膜と同等になることを示している。なお、シリコン酸化膜の比誘電率εｏは３．９程度である。そのため、例えば、εｈ＝３９の高誘電率材料からなる膜は、その物理膜厚ｄｈを１５ｎｍとしても、酸化膜換算膜厚（電気膜厚）ｄｅが１．５ｎｍになり、絶縁膜の容量値を膜厚が１．５ｎｍのシリコン酸化膜と同等に保ちつつ、トンネル電流を著しく低減することができる。
また、リーク電流値の評価は、誘電膜の膜厚や膜質の相違による表面ポテンシャルがＩ−Ｖ特性に与える影響を考慮して、ＭＩＳ構造のＣ−Ｖ特性より得られたフラットバンド電圧Ｖｆｂに対して（Ｖｆｂ−１）Ｖの電圧を上部電極に印加した時のリーク電流を測定することにより行った。
【００２７】
はじめに、シリコン酸化膜上にＨｆおよびＨｆＮの単層膜を堆積し、熱処理を施したサンプルの電気特性について説明する。図７に、膜厚１．０ｎｍを有するＨｆＮ膜に９００℃の熱処理を施したサンプルのＥＯＴとリーク電流値Ｊｇの関係を示す（図中の■印）。ここで、ＨｆＮ膜のモル比率Ｎ／（Ｈｆ＋Ｎ）を０．０４（Ｎ２流量１．０ｓｃｃｍの条件）から０．１４（Ｎ２流量４．０ｓｃｃｍの条件）の範囲で変化させた。また、比較として膜厚を０．７〜１．５ｎｍの範囲で変化させたＨｆ膜に７５０℃の熱処理を施したサンプルのＥＯＴとリーク電流値Ｊｇの関係を図中に示す。ここで、図中○印のＨｆ膜厚は０．７ｎｍ、△印のＨｆ膜厚は１．０ｎｍ、●印のＨｆ膜厚は１．５ｎｍである。また、太い破線は、ＳｉＯ２単層膜において膜厚を薄くした場合のＥＯＴとリーク電流の関係を示し、細い破線は、Ｈｆ膜厚を０．７〜１．５ｎｍと変えた場合のＥＯＴとリーク電流の関係を示している。
【００２８】
図７より、窒素を含まないＨｆ膜に比べてＨｆＮ膜ではＥＯＴの薄膜化が実現できており、窒素流量＝１．５ｓｃｃｍ、モル比率Ｎ／（Ｈｆ＋Ｎ）＝０．０９で最もＥＯＴが小さくなっていることが確認できる。これは、シリコン酸化膜にＨｆＮ中の窒素が拡散し、ＳｉＯＮとＨｆＯＮが形成されたため、誘電率が改善されＥＯＴが薄くなったと考えられる。また、窒素流量＝４．０ｓｃｃｍ、モル比率Ｎ／（Ｈｆ＋Ｎ）＝０．１４において、ＥＯＴとリーク電流は顕著に大きかった。モル比率Ｎ／（Ｈｆ＋Ｎ）＝０．１１を超えるとＥＯＴとリーク電流は顕著に大きくなる。これは、窒素濃度が増加するとＨｆと結合しない未結合の窒素原子が多くなり、リーク電流が悪くなり、且つ誘電率が低下したと考えられる。また、後述のように、ＨｆＮの場合には、９００℃の熱処理を行ってもＥＯＴの増加はみられないのに対して、Ｈｆの場合には、８５０℃以上の熱処理温度においてＥＯＴが増加した。
【００２９】
図８に、膜厚１．０ｎｍのＨｆの単層膜に７５０℃の熱処理を施したサンプルと、膜厚１．０ｎｍ、モル比率０．０９のＨｆＮの単層膜に９００℃の熱処理を施したサンプルのＣＶ特性を示す。図より、Ｈｆの場合、１００ｍＶのヒステリシスを有しているのに対して、ＨｆＮの場合、５０ｍＶとヒステリシスシフトが減少することが確認できる。
次に、本発明のＨｆＮ／Ｈｆ積層構造について説明する。図７より得られた最適な窒素流量１．５ｓｃｃｍとし、ＨｆＮ膜のモル比率Ｎ／（Ｈｆ＋Ｎ）を０．０９と設定し、ＨｆＮ単層膜の膜厚を１．０〜１．５ｎｍの範囲で変化させたサンプル（図９中の▲印）とＨｆＮ／Ｈｆ積層膜のＨｆの膜厚を０．５ｎｍと固定し、ＨｆＮ膜厚を０．３ｎｍ〜０．７ｎｍの範囲で変化させて堆積したサンプルのＥＯＴとリーク電流の関係を図９に示す（図９中の■印）。図より、ＨｆＮ／Ｈｆ積層膜は、ＨｆＮ膜厚０．５ｎｍから０．７ｎｍの範囲において、Ｈｆを積層していないＨｆＮ膜よりもＥＯＴ及びリーク電流は改善できていることがわかる。これは、ＨｆＮ上に更にＨｆを積層することにより、熱処理においてＨｆ層が酸化され、ＨｆＮ単層の場合よりも絶縁膜中の酸素濃度が増加したため、誘電率が改善されると同時にリーク電流が改善できたと考えられる。また、ＨｆＮ／Ｈｆ積層膜とすることにより、ＥＯＴ膜厚を安定に薄くすることができていることを示している。さらに、ＨｆＮ膜厚を最適化することにより、ＨｆＮ膜からシリコン酸化膜に拡散する窒素濃度が最適化されたＳｉＯＮとＨｆＯＮの積層膜が形成され、誘電率が改善されＥＯＴが薄くなったと考えられる。以上の結果より、本発明におけるＨｆＮとＨｆの積層膜を用いて誘電体膜を形成する工程において、ＥＯＴ＝１．５ｎｍ以下を実現するためには、ＨｆＮの膜厚は０．３ｎｍ以上、０．７ｎｍ以下の範囲に設定することが好ましく、ＨｆＮのモル比率Ｎ／（Ｈｆ＋Ｎ）は、０．０４以上、０．１１以下の範囲に設定することが好ましい。
【００３０】
次に、ＨｆＮ膜のモル比率Ｎ／（Ｈｆ＋Ｎ）を０．０９とした場合において、ＨｆＮ膜厚を０．５ｎｍに固定し、積層するＨｆ膜厚を０．１ｎｍから０．７ｎｍの範囲で変化させて作製した膜のＥＯＴとリーク電流の関係を図１０に示す（図中の■印）。図１０より、Ｈｆ膜厚が０．３ｎｍから０．７ｎｍの範囲でＥＯＴは改善できている。しかしＨｆ膜厚０．１ｎｍではＥＯＴがＨｆ膜厚０．３ｎｍの場合よりも大きくなり、さらにリーク電流値Ｊｇが１．０Ｅ−１Ａ／ｃｍ２以上と悪化している。この結果は、ＨｆＮ膜上に堆積するＨｆ膜厚に最適膜厚が存在することを示している。Ｈｆ膜厚を０．３ｎｍよりも薄くした場合、熱処理時の酸素がシリコン酸化膜の増膜を引き起こしてしまう。また、Ｈｆ膜厚が１．０ｎｍを超える場合では、熱処理後に完全に酸化されない未反応の金属Ｈｆが残存しリーク電流値が悪化する。従って、本発明におけるＨｆＮとＨｆの積層膜を用いて誘電体膜を形成する工程において、ＥＯＴ＝１．５ｎｍ以下を実現するためには、Ｈｆからなる金属膜の膜厚は０．３ｎｍ以上、１．０ｎｍ以下の範囲に設定することが好ましい。
【００３１】
次に、図１１にＨｆＮ膜のモル比率Ｎ／（Ｈｆ＋Ｎ）を０．０９とした場合において、ＨｆＮ膜を１．０ｎｍに固定したサンプルと、ＨｆＮ膜を０．５ｎｍ、Ｈｆ膜を０．５ｎｍ積層したサンプルのＣ―Ｖ特性を示す。ＨｆＮの単層膜では、４０ｍＶのヒステリシスシフトが見られるが、ＨｆＮ／Ｈｆ積層膜では、ヒステリシスが確認されなかった。この結果は、ＨｆＮ／Ｈｆ積層膜の方が、絶縁膜中の固定電荷を低減することができていることを示している。従って、本発明におけるＨｆＮとＨｆの積層膜は、シリコン酸化膜中に拡散する窒素濃度が最適化され、固定電荷を更に低減する効果があることが示される。
【００３２】
次に、図１２に、ＨｆＮ膜のモル比率Ｎ／（Ｈｆ＋Ｎ）を０．０９に設定し、下地シリコン酸化膜上にＨｆＮの単層膜を１．０ｎｍ堆積したサンプルと、ＨｆＮ膜を０．５ｎｍ、Ｈｆ膜を０．５ｎｍ積層したサンプルについて、酸素雰囲気中のアニール温度依存を評価した結果を示す。また、比較としてＨｆ単層膜を膜厚０．７〜１．５ｎｍの範囲で変化させて堆積したサンプルの特性を図中に示す。Ｈｆ単層膜１．０ｎｍを堆積し、７５０℃の熱処理を行った場合では、ＥＯＴの増加は見られないが（図中△印）、熱処理温度８５０℃（図中□印）、９００℃（図中◇印）では、ＥＯＴが増加することが確認された。これは、シリコン酸化膜上にＨｆ単層膜を堆積し、熱処理を施す特許文献１に記載の方法では、シリコン酸化膜厚を薄くするとＨｆ拡散を行うための熱処理により、下地シリコン酸化膜が増膜してしまうということを示している。従って、この方法では、ＥＯＴ＝１．５ｎｍ以下の領域において、高い耐熱性を有する絶縁膜の形成は困難である。また、ＨｆＮ単層膜では、アニール温度を９５０℃まで高くするとＥＯＴの増加が見られるが、ＨｆＮ／Ｈｆ積層膜では、アニール温度を９５０℃まで高くしてもＥＯＴの増加は見られない。従って、本発明におけるＨｆＮとＨｆの積層膜により形成した誘電膜は、ＥＯＴの薄膜化とリーク電流値の減少と耐熱性が改善できていることが示される。なお、本発明における第４の工程は、ＣＭＯＳ作製工程における活性化工程に対する耐熱性を得るためには７００℃以上の熱処理を行うことが好ましく、８５０℃以上がより好ましい。また、第４の工程の熱処理中の酸素分圧は、完全に酸化されない未反応の金属Ｈｆが残存しないためには０．００１Ｐａ以上が好ましく、過剰な酸化を行わないためには１０Ｐａ以下に設定することが好ましい。
【００３３】
次に、第１の工程の熱処理温度がヒステリシスに与える影響を調べた結果について説明する。まず、本発明における第１の工程で下地のシリコン酸化膜としてＷｅｔ処理無しでシリコン自然酸化膜を残した基板に熱処理を行いシリコン酸化膜を形成した場合について説明する。シリコン基板を大気に晒すと自然酸化膜が形成される。この自然酸化膜を有する基板を真空中で熱処理し、更に図７より得られた最適な窒素流量１．５ｓｃｃｍ、モル比率Ｎ／（Ｈｆ＋Ｎ）を０．０９とした場合においてＨｆＮ膜を１．０ｎｍ堆積し、９００℃熱処理を施した結果を図１３に示す。図１３（ａ）に示す熱処理無しの場合、１１０ｍＶのヒステリシスを有しているのに対して、図１３（ｂ）の６５０℃の熱処理の場合、７０ｍＶ、図１３（ｃ）の９００℃の熱処理の場合、４０ｍＶと熱処理温度を高くすることにより、ヒステリシスの減少が見られている。この結果は、自然酸化膜は大気中の水分により形成されているため、真空中で熱処理を行い、さらに熱処理温度を高くすることにより、熱処理後に形成されるシリコン酸化膜中の固定電荷が抑制され、ヒステリシスが減少したと考えられる。本発明において、自然酸化膜を熱処理してシリコン酸化膜を形成する場合の第１の工程は、自然酸化膜中の水分を十分に取り除くためには５００℃以上で熱処理を行うことが好ましい。また、第１の工程における熱処理中の真空容器内圧力は、熱処理中の再酸化や不純物吸着を抑制するため、１×１０−２Ｐａ以下に設定することが好ましい。また、第１の工程の熱処理温度を高くすることによるヒステリシス改善効果は、ＤＨＦ処理やドライエッチング処理を施し、自然酸化膜を除去した後、酸素分圧１×１０Ｐａ以下の雰囲気において７００℃以上の熱処理を施した場合においても得られた。
なお、第１の工程の熱処理温度の上限については、シリコン酸化膜の膜厚を１ｎｍ以下に制御するという観点からはさらに１０００℃以下であることが好ましい。
【００３４】
また、本発明の効果は、上部電極としてＴｉＮを用いたＭＩＳ構造においても得られた。上部電極としてＴｉＮを用いる場合、誘電体膜の大気暴露に伴うカーボン汚染による電気特性の劣化を抑制するため、誘電体膜を形成する真空容器から真空搬送容器を介して別の真空容器に基板を大気に晒すことなく搬送し成膜することが好ましい。
【００３５】
また、上記の説明では、第２の工程においてＨｆＮ、第３の工程においてＨｆを用いた積層膜による誘電体膜の作製方法について述べたが、これらに限定されるものではなく、第２の工程に本発明の条件を満たすＨｆとＮが含まれており、かつ第３の工程に本発明の条件を満たすＨｆが含まれていれば、充分にその効果を得ることができる。
【００３６】
また、上記の説明では、シリコン酸化膜上に誘電体膜を形成した場合について述べたが、ＭＯＳトランジスタの一部に、本発明の方法を適用することで、十分にその効果を得ることができる。
【００３７】
即ち、絶縁体膜として誘電体膜を有する半導体装置の製造方法に、本発明の方法を適用することができ、例えば、以下の製造方法が挙げられる。
【００３８】
１．少なくとも表面が半導体層で構成される基板と、前記基板上に形成されたゲート電極と、前記基板と前記ゲート電極の間に順次積層された積層型ゲート絶縁膜を有する半導体装置の製造方法であって、前記積層型ゲート絶縁膜を構成する絶縁膜の少なくとも一層を、本発明の方法により形成する半導体装置の製造方法。
【００３９】
２．少なくとも表面が半導体層で構成される基板と、前記基板上に形成されたゲート電極と、前記基板と前記ゲート電極の間に絶縁膜と浮遊電極と絶縁膜が順次積層された構造を有する不揮発性半導体装置であって、前記ゲート電極と前記浮遊電極との間を構成する絶縁膜の少なくとも一部が、本発明の誘電体膜である半導体装置。
【００４０】
３．少なくとも表面が半導体層で構成される基板上に、ソース領域と、ドレイン領域と、絶縁膜を介して形成されてゲート電極と、を有する半導体装置の製造方法であって、前記絶縁膜を、本発明の方法により形成する半導体装置の製造方法。
【実施例】
【００４１】
＜実施例１＞
本発明の第１の実施例を、図面を参照しながら詳細に説明する。
【００４２】
図２は、本発明の方法により形成された誘電体膜を有するＭＩＳキャパシタを示した図である。表面に自然酸化膜を有するシリコン基板２０１を真空アニールすることにより、表面に吸着した水分や炭素等の不純物が除去され、極薄の下地シリコン酸化膜がシリコン基板２０１上に形成される。次にスパッタリング法によりＨｆＮ膜を堆積した。ターゲットは、Ｈｆの金属ターゲットを用い、スパッタガスとしてアルゴンおよび窒素を用いた。
【００４３】
基板温度は２７℃〜６００℃、ターゲットパワーは５０Ｗ〜１０００Ｗ、スパッタガス圧は０．０２Ｐａ〜０．１Ｐａ、Ａｒガス流量は１ｓｃｃｍ〜２００ｓｃｃｍ、酸素ガス流量は１ｓｃｃｍ〜１００ｓｃｃｍ、窒素ガス流量は１ｓｃｃｍ〜５０ｓｃｃｍ、の範囲内で適宜決定することができる。
【００４４】
ここでは、基板温度３０℃、Ｈｆのターゲットパワー１００Ｗ、スパッタガス圧０．０３Ｐａ、Ａｒガス流量５０ｓｃｃｍ、窒素ガス流量１．０〜２．０ｓｃｃｍとして成膜を行った。また、窒素供給量は、ＨｆＮ膜を堆積させるため、図５に示されるモル比率Ｎ／（Ｈｆ＋Ｎ）が０．０４から０．１１の範囲になるように窒素供給量を設定した。
上述の形成工程を用いてＨｆＮ膜を膜厚０．３ｎｍ〜０．７ｎｍの範囲で成膜した。
【００４５】
次に、Ｈｆ膜を同一のスパッタ装置内で連続的に膜厚０．３ｎｍ〜０．７ｎｍの範囲で成膜し、比較のためＨｆ膜厚０．１ｎｍも成膜した。ここでは、基板温度３０℃、Ｈｆのターゲットパワー１００Ｗ、スパッタガス圧０．０３Ｐａ、Ａｒガス流量５０ｓｃｃｍとして成膜を行った。
【００４６】
次に、ＨｆＮ／Ｈｆ積層膜を酸素雰囲気中でアニール処理を行った。基板温度は、３００℃〜１０００℃、圧力は０．００１Ｐａ〜１０Ｐａ、酸素ガス流量は、１ｓｃｃｍ〜２００ｓｃｃｍ、の範囲内で適宜決定することができる。このアニール処理により、誘電体膜２０６が形成される。
【００４７】
次に、スパッタリング法によりＴｉＮ上部電極２０５を形成した。ターゲットは、Ｈｆの金属ターゲットを用い、スパッタガスとしてアルゴンおよび窒素を用いた。
【００４８】
基板温度は２７℃〜６００℃、ターゲットパワーは５０Ｗ〜１０００Ｗ、スパッタガス圧は０．０２Ｐａ〜０．１Ｐａ、Ａｒガス流量は１ｓｃｃｍ〜２００ｓｃｃｍ、窒素ガス流量は１ｓｃｃｍ〜５０ｓｃｃｍ、の範囲内で適宜決定することができる。
【００４９】
ここでは、基板温度３０℃、Ｔｉのターゲットパワー７５０Ｗ、スパッタガス圧０．０３Ｐａ、Ａｒガス流量１２ｓｃｃｍ、窒素ガス流量１０ｓｃｃｍとして成膜を行った。この工程を用いてＴｉＮ膜を膜厚２０ｎｍ堆積した。
【００５０】
次に、リソグラフィー技術とＲＩＥ技術を用いて電極金属膜ＴｉＮを所望の大きさに加工し、ＭＩＳキャパシタ構造を形成した。ここで、電極はＡｕでも良い。
【００５１】
以上のように作製した誘電体膜２０６をＣ−Ｖ及びＩ−Ｖ特性評価した。その結果を図１４に示す。ＴｉＮ電極を用いた場合でもＨｆＮ／Ｈｆ積層膜を用いることにより、ＥＯＴ＝１．５ｎｍ以下、リーク電流Ｊｇ＝１．０Ｅ−１Ａ／ｃｍ２以下の特性が得られた。また、ＨｆＮ膜のモル比率Ｎ／（Ｈｆ＋Ｎ）が０．０４から０．１１以下の範囲で最もＥＯＴは減少し、更にＨｆＮ膜厚は０．３から０．７ｎｍ、Ｈｆ膜厚は０．３から１．０ｎｍを積層した場合、ＨｆＮ膜よりもＥＯＴは減少し、更に耐熱性に優れた誘電体膜を形成できた。
【００５２】
図１５は、本発明の実施例である誘電体膜を用いた半導体装置の製造方法に用いた半導体製造装置５００である。半導体製造装置５００は、第１の工程を処理する第１の真空熱処理装置５０２と、第２及び第３の工程を処理する第１のマグネトロンスパッタ装置５０３と、第４の工程を処理する第２の真空熱処理装置５０４と、ＴｉＮ電極を形成する第２のマグネトロンスパッタ装置５０５と、５０１から５０５の各装置に基板を大気に晒すことなく搬送可能な真空搬送装置５０６を備え、基板を大気から真空中に搬送するための基板導入装置５０７を備えている。また、ドライエッチング装置５０１は、自然酸化膜を除去するための装置である。本半導体製造装置５００を用いることにより、基板を大気に晒すことなく連続的に処理を行うことができるため、界面への水分や炭素、酸素等の不純物の吸着を抑制することができる。そのため、各装置で形成された膜の特性を変えることなく、次の工程に基板を搬送することができる。なお、半導体製造装置５００は、ＣＰＵなどの演算処理装置を備えたコントローラ（不図示）を備え、予め定められたプログラムに従って各処理装置５０１〜５０７に指示信号を出力することで、被処理基板に対し所定の処理（本実施例では図１に示す第１〜第４の工程及び上部電極の成膜処理）を実行する。なお、各処理装置５０１〜５０７は、ＰＬＣ（プログラマブルロジックコントローラ）などの制御装置（不図示）を夫々備えており、コントローラから出力された指示信号に従って、マスフローコントローラ、排気ポンプなどの装置を制御する。
＜実施例２（ゲート絶縁膜に適用した実施例）＞
本発明の第２の実施例を、図面を参照しながら詳細に説明する。
【００５３】
図１６（ａ）〜（ｃ）は、本発明の第２の実施例である誘電体膜を用いた半導体装置の製造方法の工程を示した図である。
【００５４】
まず図１６（ａ）に示すようにシリコン基板６０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域６０２を形成した。続いて、素子分離されたシリコン基板６０１表面に図１に記載した第１の工程の３種類の方法のいずれかと同じ方法により、シリコン酸化膜６０３を形成する。その後、実施形態に記述した方法によりＨｆＮ／Ｈｆ積層膜を形成する。続いて、熱処理を行い、誘電体膜６０４とした。
【００５５】
次に、誘電体膜６０４上に厚さ１５０ｎｍのｐｏｌｙ−Ｓｉ６０５を形成した後、図１６（ｂ）に示すようにリソグラフィー技術およびＲＩＥ技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、エクステンション領域６０６をゲート電極をマスクとして自己整合的に形成した。
なお、ここではＰｏｌｙ−Ｓｉのゲート電極を用いたが、Ｐｏｌｙ−Ｓｉと誘電体膜の間にＴｉＮのようなメタル電極を挿入したＭＩＰＳをゲート電極として使用してもよく、さらにゲート電極全体を金属材料としてもよい。
【００５６】
さらに、図１６（ｃ）に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後、エッチバックすることによってゲート側壁６０７を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン領域６０８を形成した。
【００５７】
作製した半導体装置の電気特性を評価した結果、誘電体膜６０４であるＨｆ、Ｓｉ、Ｏ、Ｎを含む誘電体膜において、Ｎを含有しないＨｆＯ２と比較して比誘電率が増加し、ＥＯＴの低減、リーク電流を低減できることを確認した。
【００５８】
このように、本実施例によれば、ＭＯＳＦＥＴのゲート絶縁膜の一部に、Ｈｆ、Ｓｉ、Ｏ、Ｎを含む誘電体膜を有する半導体装置の製造方法において、本発明の誘電体膜の製造方法を実施することにより、ＥＯＴを低減し、且つゲートリーク電流を低減でき、更に耐熱性に優れた半導体装置を得ることができる。
【符号の説明】
【００５９】
１００ 本発明の工程フロー
２０１ シリコン基板
２０２ 下地シリコン酸化膜
２０３ ＨｆＮ膜
２０４ Ｈｆ膜
２０５ 上部電極
２０６ 誘電体膜
４００ 成膜処理室
４０１ ヒータ
４０２ 被処理基板
４０３ 基板支持台
４０４ サセプタ
４０５ ヒータ
４０６，４１６ ターゲット
４０７，４１７ バックプレート
４０８，４１８ ターゲットホルダー
４０９，４１９ 絶縁体
４１０，４２０ 電源
４１１，４２１ マグネット
４１２，４２２ マグネットホルダー
４１３ 遮蔽板
４１４ コンダクタンスバルブ
４１５ 排気ポンプ
４２３ 不活性ガス源
４２４，４３５ バルブ
４２５，４３６ マスフローコントローラ
４２６，４３７ バルブ
４３１ 反応性ガス源
４３２ バルブ
４３３ マスフローコントローラ
４３４ バルブ
５００ 半導体製造装置
５０１ ドライエッチング装置
５０２ 第１の真空熱処理装置
５０３ 第１のマグネトロンスパッタ装置
５０４ 第２の真空熱処置装置
５０５ 第２のマグネトロンスパッタ装置
５０６ 真空搬送装置
５０７ 基板導入装置
６０１ シリコン基板
６０２ 素子分離領域
６０３ シリコン酸化膜
６０４ 誘電体膜
６０５ ｐｏｌｙ−Ｓｉ
６０６ エクステンション領域
６０７ ゲート側壁
６０８ ソース・ドレイン領域
【技術分野】
【０００１】
本発明は、誘電体膜及び誘電体膜を用いた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路を構成するＭＯＳＦＥＴのゲート絶縁膜は、近年の素子微細化と共に薄膜化が進んでおり、ゲート絶縁膜にＳｉＯ２膜を用いた場合、近年の要求値である膜厚２ｎｍ以下ではトンネル電流が発生し、ゲートリーク電流が増大する。そこで、近年では、ゲート絶縁膜材料をＳｉＯ２膜よりも比誘電率が高い高誘電体材料に置き換える検討が行われている。この方法により、実際の絶縁膜厚を厚くしてもＳｉＯ２換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）は薄くできる。昨今のゲート長２２ｎｍ以下のＭＯＳＦＥＴで求められるＥＯＴ膜厚は、更なる低減の要求があり、この要求を満たすためには、高誘電体材料を用いて実際の絶縁膜厚を厚くし、ゲートリーク電流を低減することが必要である。ＳｉＯ２膜よりも比誘電率を高くする方法の１つとして、ＳｉＯ２膜をＳｉ３Ｎ４とすることやＳｉＯ２をプラズマ窒化することによりＳｉＯＮとすることが検討されていが、Ｓｉ３Ｎ４の比誘電率はＳｉＯ２の２倍程度であり、充分にＥＯＴを薄くできない。そこで、高誘電体材料として、Ｈｆ系酸化物やＨｆ系窒化物が検討されている。
【０００３】
高誘電体膜の形成方法として、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層吸着堆積法、スパッタ法が挙げられる。ＣＶＤ法は、形成過程においてインキュベーションタイムが存在するため、膜厚の制御性、面内均一性、再現性が課題となる。
これらを解決する手段の一つとして、膜厚の制御性、面内均一性、再現性に優れたスパッタリング法により高誘電率膜を形成する方法が提案されている。
例えば、特許文献１では、シリコン酸化膜上に高誘電体膜を形成した後、５００℃〜７００℃の熱処理により高誘電体膜を酸化膜中に拡散させることにより、界面欠陥を抑制し、かつ酸化膜厚を０．６ｎｍまで薄くでき、絶縁膜の比誘電率を大きくすることによって、ＥＯＴを低減する方法が示されている。この方法では、シリコン酸化膜を物理膜厚１．０ｎｍ以下の領域で均一に残す技術が必要であり、その上に形成する高誘電体膜がアニールにより、ＳｉＯ２とシリコンとの界面まで拡散させないことが重要である。また、シリコン酸化膜中に数％程度の微量の窒素を導入した酸窒化膜をラジカル窒化プロセスにより形成する方法も記載されている。さらに、シリコン酸化膜上にＨｆＮを、窒素を導入したスパッタリングにより０．６ｎｍ〜１．０ｎｍ堆積し、熱処理を施すことにより、シリコン酸化膜上にＨｆを形成した場合よりも耐熱性を５０℃改善でき、ヒステリシスを減少できることが示されている。
【０００４】
ＥＯＴ薄膜化とリーク電流増加はトレードオフの関係にあり、ＥＯＴを薄くするだけではリーク電流は改善されない。従って、８００℃以上の高温で熱処理を行っても組成や結晶性が変化せず、ＥＯＴの増膜やリーク電流の増加が発生しない耐熱性に優れた絶縁膜形成技術が必要となる。また、絶縁膜中に固定電荷が存在すると、Ｃ−Ｖ曲線にヒステリシスが見られるが、この固定電荷は、絶縁膜の寿命を短くすることが解っており、半導体素子の信頼性を劣化させるため、固定電荷を抑制する絶縁膜形成技術も必要である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許４２３９０１５号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の技術にはそれぞれ以下のような課題が存在する。
【０００７】
特許文献１に記載のシリコン酸化膜上にＨｆを堆積し、更に酸素雰囲気中で真空アニールを行うことによりＨｆＳｉＯを形成する技術では、シリコン酸化膜の膜厚が１．０ｎｍ以下と薄くなると、熱処理工程においてシリコン酸化膜中を拡散したＨｆがシリコン基板界面まで到達し、固定電荷を発生させ電気特性が劣化するという課題がある。また、特許文献１に記載のＨｆをシリコン酸化膜中に拡散させる温度は５００℃〜６００℃と低温であり、ＣＭＯＳ作製工程における活性化工程（１０００℃）に対する耐熱性について何も述べられていない。
また、特許文献１に記載のシリコン酸化膜中に数％程度の微量の窒素を導入した酸窒化膜をラジカル窒化プロセスにより形成する方法では、１．０ｎｍ以下のシリコン酸化膜をラジカル窒化すると、窒素がシリコンとシリコン酸化膜界面にまで達し、界面特性を劣化させてしまうという課題がある。
【０００８】
本発明は、上記従来の課題に対してなされたものであり、上述した課題を改善し、ＥＯＴの低減が可能でリーク電流を低減でき、且つ耐熱性に優れ、固定電荷の発生によるヒステリシスを抑制した誘電体膜を形成する製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明者らは、上記課題を解決すべく鋭意検討した結果、加熱により被処理基板上に極薄シリコン酸化膜を形成し、更にシリコン酸化膜上に特定の組成を有する金属窒化物を形成し、更に金属窒化物上に金属膜を連続的に形成し、更にアニール処理を施すことにより、リーク電流を低減し且つＥＯＴを改善できる誘電体膜が得られることを見出し、本発明を完成するに至った。
【００１０】
即ち、本発明の誘電体膜の製造方法は、
加熱により被処理基板上にシリコン酸化膜を形成する第１の工程と、
前記シリコン酸化膜の上にＨｆとＮを含有する金属窒化膜を堆積する第２の工程と、
前記金属窒化物上にＨｆを含有する金属膜を堆積する第３の工程と、
前記シリコン酸化膜と金属窒化膜と金属膜の積層膜に熱処理を施し、Ｈｆ、Ｓｉ、Ｏ、Ｎを含有する金属酸窒化物を形成する第４の工程と、
を備えたことを特徴とする。
このような構成であると、第４の工程の熱処理により、下層のＨｆＮがシリコン酸化膜とシリケート反応し、ＳｉＯ２膜厚を薄くできると共に、ＳｉＯ２が窒化され比誘電率を高くすることができる。また、第４の工程の熱処理により、上層のＨｆが誘電率の高いＨｆＯを形成し、更に誘電体膜の誘電率を高くすることができる。これにより、ＥＯＴの低減が可能であり、かつリーク電流が低減され、固定電荷の発生によるヒステリシスが抑制され、７００℃以上の熱処理を行ってもＥＯＴの増加が無い耐熱性に優れた誘電体膜が得られる。
【発明の効果】
【００１１】
本発明によれば、極薄のシリコン酸化膜を有し、所望の窒素濃度を有する金属酸窒化膜かつ金属膜を連続的に積層した誘電体膜を、真空アニール処理によりＨｆ、Ｓｉ、Ｏ、Ｎを含む誘電体膜を形成することにより、（１）ＥＯＴの低減が可能であり、（２）リーク電流がＪｇ＝１．０Ｅ−１Ａ／ｃｍ２以下に低減され、（３）固定電荷の発生によるヒステリシスが抑制され、（４）７００℃以上の熱処理を行ってもＥＯＴの増加が無く耐熱性に優れた誘電体膜が得られる。従って、本発明の誘電体膜の製造方法を、高温アニール処理工程を有するＣＭＯＳトランジスタ素子のゲート絶縁膜の製造方法に適用した場合であっても、高誘電率化による酸化膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）の薄膜化が可能であり、リーク電流の低減、固定電荷の減少、耐熱性の改善が可能である。
【図面の簡単な説明】
【００１２】
【図１】本発明の工程図である。
【図２】本発明により誘電体膜を形成したＭＩＳキャパシタの断面図である。
【図３】本発明の第１の工程により下地シリコン酸化膜を形成した場合において、酸化膜厚の酸化温度依存性を示した図である。
【図４】金属窒化物膜と金属膜の積層と電極の形成工程に用いられる処理装置の一例の概略を示した図である。
【図５】ＨｆＮ膜の含有窒素のモル比率と堆積工程における窒素供給量の関係を示した図である。
【図６】ＨｆＮ膜の堆積工程における堆積速度と窒素供給量の関係を示した図である。
【図７】ＨｆＮ膜の堆積工程において、ＥＯＴ及びリーク電流（Ｊｇ）の窒素流量依存性を示した図である。
【図８】誘電体膜のＣ−Ｖ曲線を示した図である。
【図９】誘電体膜のＥＯＴ及びリーク電流（Ｊｇ）のＨｆＮ膜厚依存を示した図である。
【図１０】誘電体膜のＥＯＴ及びリーク電流（Ｊｇ）のＨｆＮ／Ｈｆ膜厚依存を示した図である。
【図１１】誘電体膜のＣ−Ｖ曲線を示した図である。
【図１２】誘電体膜のＥＯＴ及びリーク電流（Ｊｇ）のアニール温度依存を示した図である。
【図１３】誘電体膜のＣ−Ｖ曲線を示した図である。
【図１４】実施例１により得られた誘電体膜のＥＯＴ及びリーク電流（Ｊｇ）の関係を示した図である。
【図１５】本発明で使用した半導体装置の構成を示す図である。
【図１６】実施例の半導体装置の製造方法の工程を示す図である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面に基づき詳細に説明する。
本発明者らは、上記課題を解決すべく鋭意検討した結果、シリコン基板を熱処理することにより、極薄下地シリコン酸化膜を形成し、更に下地シリコン酸化膜上に特定の組成を有する金属窒化物を形成し、更に金属窒化物上に金属膜を連続的に形成し、更に真空中で熱処理を施すことにより、ＥＯＴ＝１．５ｎｍ以下の領域でもリーク電流が低減でき、固定電荷の発生によるヒステリシスが抑制され、７００℃以上の熱処理を行ってもＥＯＴの増加が無い耐熱性に優れた誘電体膜が得られることを見出した。
【００１４】
本発明で形成された誘電体膜について、基板上に極薄の下地シリコン酸化膜を形成し、下地シリコン酸化膜上にＨｆＮとＨｆを積層し、積層金属物に熱処理を施し、金属酸窒化物を形成したＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを例に取り説明する。
【００１５】
図１に本発明の工程を示し、図２にＭＩＳキャパシタの断面図を示す。第１の工程でシリコン基板２０１をＤＨＦ（Ｄｉｌｕｔｅｄ Ｈｙｄｒｏｆｌｕｏｒｉｃ Ａｃｉｄ）などによるＷｅｔ処理によりシリコン自然酸化膜を除去し、酸素雰囲気中で熱処理を行い下地シリコン酸化膜を形成、もしくはＷｅｔ処理無しでシリコン自然酸化膜を残した基板に熱処理を行いシリコン酸化膜を形成、もしくはＷｅｔ処理無しでシリコン自然酸化膜を有する基板にドライエッチングを行った後、酸素雰囲気中で熱処理を行いシリコン酸化膜２０２を形成した。図３に示すように、Ｗｅｔ処理により自然酸化膜を除去した場合は、酸化膜厚はアニール酸化温度及び酸素圧力を変えることにより０．５ｎｍから１．０ｎｍの範囲で膜厚制御できており、自然酸化膜を除去しない場合は、酸化膜厚は熱処理温度に依存しないが１．０ｎｍ以下の極薄酸化膜を形成できている。なお、ドライエッチングによりシリコン自然酸化膜を除去し、酸素雰囲気中で熱処理を行い下地シリコン酸化膜を形成した場合も、Ｗｅｔ処理で自然酸化膜を除去した場合と同様の酸化膜厚を形成できた。
【００１６】
次に、第１の工程としてＷｅｔ処理後、第２の工程において熱酸化したシリコン酸化膜を用いて、膜厚１．０ｎｍ以下のシリコン酸化膜２０２を有する基板２０１上に、ＨｆＮからなる金属窒化膜（ＨｆＮ膜）２０３を膜厚０．３〜０．７ｎｍの範囲で堆積した。その後、第３の工程においてＨｆからなる金属膜（Ｈｆ膜）２０４を膜厚０．１〜０．７ｎｍの範囲で堆積することにより、ＨｆＮ／Ｈｆの積層膜を形成した。また、比較としてＨｆＮおよびＨｆの単層膜を堆積した。
【００１７】
図４に、第２の工程および第３の工程におけるＨｆＮからなる金属窒化物およびＨｆからなる金属膜の堆積工程に用いられる処理装置の一例の概略を示す。
【００１８】
成膜処理室４００はヒータ４０１によって所定の温度に加熱できるようになっている。被処理基板４０２は、基板支持台４０３に組み込まれた、サセプタ４０４を介して、ヒータ４０５によって所定の温度に加熱できるようになっている。基板支持台４０３は、膜厚の均一性の観点から所定の回転数で回転できることが好ましい。成膜処理室４００内には、ターゲット４０６、４１６が、被処理基板４０２を望む位置に設置されている。
ターゲット４０６、４１６は、Ｃｕ等の金属から出来ているバックプレート４０７、４１７を介してターゲットホルダー４０８、４１８に設置されている。なお、ターゲット４０６、４１６とバックプレート４０７、４１７を組み合わせたターゲット組立体の外形を１つの部品としてターゲット材料で作製し、これをターゲットとして取り付けても構わない。つまり、ターゲットがターゲットホルダーに設置された構成でも構わない。
【００１９】
Ｃｕ等の金属製のターゲットホルダー４０８、４１８には、スパッタ放電用電力を印加する直流電源４１０、４２０が接続されており、カソードとして機能する。また、ターゲットホルダー４０８，４１８は、絶縁体４０９、４１９を介して成膜処理室４００の内壁に取り付けられ、これにより接地電位の成膜処理室４００の壁から絶縁されている。
スパッタ面から見たターゲット４０６、４１６の背後には、マグネトロンスパッタリングを実現するためのマグネット４１１、４２１が配設されている。マグネット４１１、４２１は、マグネットホルダー４１２、４２２に保持され、図示しないマグネットホルダー回転機構により回転可能となっている。ターゲットのエロージョンを均一にするため、放電中には、このマグネット４１１、４２１は回転している。
ターゲット４０６、４１６は、基板４０２に対して斜め上方のオフセット位置に設置されている。すなわち、ターゲット４０６、４１６のスパッタ面の中心点は、被処理基板４０２の中心点の法線に対して所定の寸法ずれた位置にある。
ターゲット４０６、４１６と被処理基板４０２の間には、遮蔽板４１３が設置され、電力が供給されたターゲット４０６、４１６から放出されるスパッタ粒子による被処理基板４０２上への成膜を制御している。
【００２０】
ターゲットは、Ｈｆの金属ターゲット４０６、４１６を用いた。誘電体膜の堆積は、金属ターゲット４０６もしくは４１６に、それぞれ直流電源４１０もしくは４２０より、ターゲットホルダー４０８もしくは４１８およびバックプレート４０７もしくは４１７を介して電力を供給することにより実施される。この際、不活性ガスが、不活性ガス源４２３から、バルブ４２４もしくは４３５、導入ガス流量を調整するためのマスフローコントローラ４２５もしくは４３６、バルブ４２６もしくは４３７を介してターゲット付近から処理室４００に導入される。また、窒素からなる反応性ガスは、反応性ガス源（窒素ガス源）４３１から、バルブ４３２、マスフローコントローラ４３３、バルブ４３４を介して処理室４００内の基板付近に導入される。導入された不活性ガスおよび反応性ガスは、コンダクタンスバルブ４１４を介して、排気ポンプ４１５によって排気される。
【００２１】
第２の工程におけるＨｆＮの堆積は、基板温度３０℃、Ｈｆのターゲットパワーを１００Ｗに設定し、不活性ガスとしてＡｒを用い、Ａｒの供給量を５０ｓｃｃｍとして、反応性ガスである窒素の供給量を１．０ｓｃｃｍ〜１０ｓｃｃｍの範囲で成膜を行った。次に、第３の工程におけるＨｆの堆積は、基板温度３０℃、Ｈｆのターゲットパワーを１００Ｗに設定し、不活性ガスとしてＡｒを用い、Ａｒの供給量を５０ｓｃｃｍとして行った。
また、第２の工程と第３の工程における真空容器内の圧力は、面内均一性の観点から１×１０−１Ｐａ以下が好ましい。
また、第２の工程と第３の工程を、別々の真空容器を用いて行う場合、大気暴露に伴うカーボン汚染による電気特性の低下を防ぐため、真空搬送容器を介して搬送されるのが好ましい。また、スループットの観点から、第２の工程と第３の工程を、同一真空容器内で行うことがより好ましい。
【００２２】
このとき、ＨｆＮ膜の組成は、窒素の供給量により調節した。図５に、ＨｆＮ膜の組成の窒素流量依存性を示す。組成は、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ；光電子分光法）による分析により評価した。このように、窒素流量を１．０ｓｃｃｍから２．０ｓｃｃｍの範囲で調節することにより、モル比率Ｎ／（Ｈｆ＋Ｎ）を０．０４から０．１１の範囲に制御できることが確認できる。
【００２３】
図６にＨｆＮ膜の堆積速度の窒素流量依存性を示す。図６より、窒素流量が１５ｓｃｃｍ以上の領域では堆積速度が０．４ｎｍ／ｍｉｎ以下であるのに対して、１５ｓｃｃｍより低い領域では、０．７ｎｍ／ｍｉｎ以上と大幅に堆積速度が増加することが確認できる。これは窒素の供給量が１５ｓｃｃｍ以上になると金属ターゲット表面が窒化され、スパッタ率が低下するためである。従って、本発明における誘電体膜の形成は、堆積速度の低下を招くことなく実現できることを示している。
【００２４】
次に、第４の工程において、シリコン酸化膜とＨｆＮとＨｆの積層膜を酸素雰囲気中で７００℃から９５０℃の範囲で熱処理を施し、ＨｆとＳｉとＯとＮを含有する金属窒化膜からなる誘電体膜２０６を形成した。また、ＨｆおよびＨｆＮの単層膜も同様の熱処理を施し、ＨｆとＳｉとＯとＮを含有する金属窒化膜からなる誘電体膜を形成した。
【００２５】
次に、誘電体膜上に、真空蒸着法により上部電極２０５として所望の大きさのＡｕ膜を１００ｎｍ蒸着し、ＭＩＳキャパシタ構造を形成した。次に、シリコン基板２０１を下部電極、Ａｕ膜を上部電極２０５として電気特性の測定を行った。電気特性は、Ｃ−Ｖ測定により素子のＥＯＴを、Ｉ−Ｖ特性によりリーク電流を測定した。ここで、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）について説明する。絶縁膜の種類によらず、絶縁膜材料がシリコン酸化膜であると仮定して、容量から逆算して得られる絶縁膜の電気的な膜厚を酸化膜換算膜厚という。即ち、絶縁膜の比誘電率をεｈ、シリコン酸化膜の比誘電率をεｏとし、絶縁膜の厚さをｄｈとしたとき、酸化膜換算膜厚ｄｅは、下記式（１）で表される。
【００２６】
ｄｅ＝ｄｈ×（εｏ／εｈ）・・・（１）
上記式（１）は、絶縁膜に、シリコン酸化膜の比誘電率εｏに比べて大きな誘電率εｈをもった材料を用いた場合には、酸化膜換算膜厚ｄｅは、この絶縁膜の膜厚ｄｈよりも薄いシリコン酸化膜と同等になることを示している。なお、シリコン酸化膜の比誘電率εｏは３．９程度である。そのため、例えば、εｈ＝３９の高誘電率材料からなる膜は、その物理膜厚ｄｈを１５ｎｍとしても、酸化膜換算膜厚（電気膜厚）ｄｅが１．５ｎｍになり、絶縁膜の容量値を膜厚が１．５ｎｍのシリコン酸化膜と同等に保ちつつ、トンネル電流を著しく低減することができる。
また、リーク電流値の評価は、誘電膜の膜厚や膜質の相違による表面ポテンシャルがＩ−Ｖ特性に与える影響を考慮して、ＭＩＳ構造のＣ−Ｖ特性より得られたフラットバンド電圧Ｖｆｂに対して（Ｖｆｂ−１）Ｖの電圧を上部電極に印加した時のリーク電流を測定することにより行った。
【００２７】
はじめに、シリコン酸化膜上にＨｆおよびＨｆＮの単層膜を堆積し、熱処理を施したサンプルの電気特性について説明する。図７に、膜厚１．０ｎｍを有するＨｆＮ膜に９００℃の熱処理を施したサンプルのＥＯＴとリーク電流値Ｊｇの関係を示す（図中の■印）。ここで、ＨｆＮ膜のモル比率Ｎ／（Ｈｆ＋Ｎ）を０．０４（Ｎ２流量１．０ｓｃｃｍの条件）から０．１４（Ｎ２流量４．０ｓｃｃｍの条件）の範囲で変化させた。また、比較として膜厚を０．７〜１．５ｎｍの範囲で変化させたＨｆ膜に７５０℃の熱処理を施したサンプルのＥＯＴとリーク電流値Ｊｇの関係を図中に示す。ここで、図中○印のＨｆ膜厚は０．７ｎｍ、△印のＨｆ膜厚は１．０ｎｍ、●印のＨｆ膜厚は１．５ｎｍである。また、太い破線は、ＳｉＯ２単層膜において膜厚を薄くした場合のＥＯＴとリーク電流の関係を示し、細い破線は、Ｈｆ膜厚を０．７〜１．５ｎｍと変えた場合のＥＯＴとリーク電流の関係を示している。
【００２８】
図７より、窒素を含まないＨｆ膜に比べてＨｆＮ膜ではＥＯＴの薄膜化が実現できており、窒素流量＝１．５ｓｃｃｍ、モル比率Ｎ／（Ｈｆ＋Ｎ）＝０．０９で最もＥＯＴが小さくなっていることが確認できる。これは、シリコン酸化膜にＨｆＮ中の窒素が拡散し、ＳｉＯＮとＨｆＯＮが形成されたため、誘電率が改善されＥＯＴが薄くなったと考えられる。また、窒素流量＝４．０ｓｃｃｍ、モル比率Ｎ／（Ｈｆ＋Ｎ）＝０．１４において、ＥＯＴとリーク電流は顕著に大きかった。モル比率Ｎ／（Ｈｆ＋Ｎ）＝０．１１を超えるとＥＯＴとリーク電流は顕著に大きくなる。これは、窒素濃度が増加するとＨｆと結合しない未結合の窒素原子が多くなり、リーク電流が悪くなり、且つ誘電率が低下したと考えられる。また、後述のように、ＨｆＮの場合には、９００℃の熱処理を行ってもＥＯＴの増加はみられないのに対して、Ｈｆの場合には、８５０℃以上の熱処理温度においてＥＯＴが増加した。
【００２９】
図８に、膜厚１．０ｎｍのＨｆの単層膜に７５０℃の熱処理を施したサンプルと、膜厚１．０ｎｍ、モル比率０．０９のＨｆＮの単層膜に９００℃の熱処理を施したサンプルのＣＶ特性を示す。図より、Ｈｆの場合、１００ｍＶのヒステリシスを有しているのに対して、ＨｆＮの場合、５０ｍＶとヒステリシスシフトが減少することが確認できる。
次に、本発明のＨｆＮ／Ｈｆ積層構造について説明する。図７より得られた最適な窒素流量１．５ｓｃｃｍとし、ＨｆＮ膜のモル比率Ｎ／（Ｈｆ＋Ｎ）を０．０９と設定し、ＨｆＮ単層膜の膜厚を１．０〜１．５ｎｍの範囲で変化させたサンプル（図９中の▲印）とＨｆＮ／Ｈｆ積層膜のＨｆの膜厚を０．５ｎｍと固定し、ＨｆＮ膜厚を０．３ｎｍ〜０．７ｎｍの範囲で変化させて堆積したサンプルのＥＯＴとリーク電流の関係を図９に示す（図９中の■印）。図より、ＨｆＮ／Ｈｆ積層膜は、ＨｆＮ膜厚０．５ｎｍから０．７ｎｍの範囲において、Ｈｆを積層していないＨｆＮ膜よりもＥＯＴ及びリーク電流は改善できていることがわかる。これは、ＨｆＮ上に更にＨｆを積層することにより、熱処理においてＨｆ層が酸化され、ＨｆＮ単層の場合よりも絶縁膜中の酸素濃度が増加したため、誘電率が改善されると同時にリーク電流が改善できたと考えられる。また、ＨｆＮ／Ｈｆ積層膜とすることにより、ＥＯＴ膜厚を安定に薄くすることができていることを示している。さらに、ＨｆＮ膜厚を最適化することにより、ＨｆＮ膜からシリコン酸化膜に拡散する窒素濃度が最適化されたＳｉＯＮとＨｆＯＮの積層膜が形成され、誘電率が改善されＥＯＴが薄くなったと考えられる。以上の結果より、本発明におけるＨｆＮとＨｆの積層膜を用いて誘電体膜を形成する工程において、ＥＯＴ＝１．５ｎｍ以下を実現するためには、ＨｆＮの膜厚は０．３ｎｍ以上、０．７ｎｍ以下の範囲に設定することが好ましく、ＨｆＮのモル比率Ｎ／（Ｈｆ＋Ｎ）は、０．０４以上、０．１１以下の範囲に設定することが好ましい。
【００３０】
次に、ＨｆＮ膜のモル比率Ｎ／（Ｈｆ＋Ｎ）を０．０９とした場合において、ＨｆＮ膜厚を０．５ｎｍに固定し、積層するＨｆ膜厚を０．１ｎｍから０．７ｎｍの範囲で変化させて作製した膜のＥＯＴとリーク電流の関係を図１０に示す（図中の■印）。図１０より、Ｈｆ膜厚が０．３ｎｍから０．７ｎｍの範囲でＥＯＴは改善できている。しかしＨｆ膜厚０．１ｎｍではＥＯＴがＨｆ膜厚０．３ｎｍの場合よりも大きくなり、さらにリーク電流値Ｊｇが１．０Ｅ−１Ａ／ｃｍ２以上と悪化している。この結果は、ＨｆＮ膜上に堆積するＨｆ膜厚に最適膜厚が存在することを示している。Ｈｆ膜厚を０．３ｎｍよりも薄くした場合、熱処理時の酸素がシリコン酸化膜の増膜を引き起こしてしまう。また、Ｈｆ膜厚が１．０ｎｍを超える場合では、熱処理後に完全に酸化されない未反応の金属Ｈｆが残存しリーク電流値が悪化する。従って、本発明におけるＨｆＮとＨｆの積層膜を用いて誘電体膜を形成する工程において、ＥＯＴ＝１．５ｎｍ以下を実現するためには、Ｈｆからなる金属膜の膜厚は０．３ｎｍ以上、１．０ｎｍ以下の範囲に設定することが好ましい。
【００３１】
次に、図１１にＨｆＮ膜のモル比率Ｎ／（Ｈｆ＋Ｎ）を０．０９とした場合において、ＨｆＮ膜を１．０ｎｍに固定したサンプルと、ＨｆＮ膜を０．５ｎｍ、Ｈｆ膜を０．５ｎｍ積層したサンプルのＣ―Ｖ特性を示す。ＨｆＮの単層膜では、４０ｍＶのヒステリシスシフトが見られるが、ＨｆＮ／Ｈｆ積層膜では、ヒステリシスが確認されなかった。この結果は、ＨｆＮ／Ｈｆ積層膜の方が、絶縁膜中の固定電荷を低減することができていることを示している。従って、本発明におけるＨｆＮとＨｆの積層膜は、シリコン酸化膜中に拡散する窒素濃度が最適化され、固定電荷を更に低減する効果があることが示される。
【００３２】
次に、図１２に、ＨｆＮ膜のモル比率Ｎ／（Ｈｆ＋Ｎ）を０．０９に設定し、下地シリコン酸化膜上にＨｆＮの単層膜を１．０ｎｍ堆積したサンプルと、ＨｆＮ膜を０．５ｎｍ、Ｈｆ膜を０．５ｎｍ積層したサンプルについて、酸素雰囲気中のアニール温度依存を評価した結果を示す。また、比較としてＨｆ単層膜を膜厚０．７〜１．５ｎｍの範囲で変化させて堆積したサンプルの特性を図中に示す。Ｈｆ単層膜１．０ｎｍを堆積し、７５０℃の熱処理を行った場合では、ＥＯＴの増加は見られないが（図中△印）、熱処理温度８５０℃（図中□印）、９００℃（図中◇印）では、ＥＯＴが増加することが確認された。これは、シリコン酸化膜上にＨｆ単層膜を堆積し、熱処理を施す特許文献１に記載の方法では、シリコン酸化膜厚を薄くするとＨｆ拡散を行うための熱処理により、下地シリコン酸化膜が増膜してしまうということを示している。従って、この方法では、ＥＯＴ＝１．５ｎｍ以下の領域において、高い耐熱性を有する絶縁膜の形成は困難である。また、ＨｆＮ単層膜では、アニール温度を９５０℃まで高くするとＥＯＴの増加が見られるが、ＨｆＮ／Ｈｆ積層膜では、アニール温度を９５０℃まで高くしてもＥＯＴの増加は見られない。従って、本発明におけるＨｆＮとＨｆの積層膜により形成した誘電膜は、ＥＯＴの薄膜化とリーク電流値の減少と耐熱性が改善できていることが示される。なお、本発明における第４の工程は、ＣＭＯＳ作製工程における活性化工程に対する耐熱性を得るためには７００℃以上の熱処理を行うことが好ましく、８５０℃以上がより好ましい。また、第４の工程の熱処理中の酸素分圧は、完全に酸化されない未反応の金属Ｈｆが残存しないためには０．００１Ｐａ以上が好ましく、過剰な酸化を行わないためには１０Ｐａ以下に設定することが好ましい。
【００３３】
次に、第１の工程の熱処理温度がヒステリシスに与える影響を調べた結果について説明する。まず、本発明における第１の工程で下地のシリコン酸化膜としてＷｅｔ処理無しでシリコン自然酸化膜を残した基板に熱処理を行いシリコン酸化膜を形成した場合について説明する。シリコン基板を大気に晒すと自然酸化膜が形成される。この自然酸化膜を有する基板を真空中で熱処理し、更に図７より得られた最適な窒素流量１．５ｓｃｃｍ、モル比率Ｎ／（Ｈｆ＋Ｎ）を０．０９とした場合においてＨｆＮ膜を１．０ｎｍ堆積し、９００℃熱処理を施した結果を図１３に示す。図１３（ａ）に示す熱処理無しの場合、１１０ｍＶのヒステリシスを有しているのに対して、図１３（ｂ）の６５０℃の熱処理の場合、７０ｍＶ、図１３（ｃ）の９００℃の熱処理の場合、４０ｍＶと熱処理温度を高くすることにより、ヒステリシスの減少が見られている。この結果は、自然酸化膜は大気中の水分により形成されているため、真空中で熱処理を行い、さらに熱処理温度を高くすることにより、熱処理後に形成されるシリコン酸化膜中の固定電荷が抑制され、ヒステリシスが減少したと考えられる。本発明において、自然酸化膜を熱処理してシリコン酸化膜を形成する場合の第１の工程は、自然酸化膜中の水分を十分に取り除くためには５００℃以上で熱処理を行うことが好ましい。また、第１の工程における熱処理中の真空容器内圧力は、熱処理中の再酸化や不純物吸着を抑制するため、１×１０−２Ｐａ以下に設定することが好ましい。また、第１の工程の熱処理温度を高くすることによるヒステリシス改善効果は、ＤＨＦ処理やドライエッチング処理を施し、自然酸化膜を除去した後、酸素分圧１×１０Ｐａ以下の雰囲気において７００℃以上の熱処理を施した場合においても得られた。
なお、第１の工程の熱処理温度の上限については、シリコン酸化膜の膜厚を１ｎｍ以下に制御するという観点からはさらに１０００℃以下であることが好ましい。
【００３４】
また、本発明の効果は、上部電極としてＴｉＮを用いたＭＩＳ構造においても得られた。上部電極としてＴｉＮを用いる場合、誘電体膜の大気暴露に伴うカーボン汚染による電気特性の劣化を抑制するため、誘電体膜を形成する真空容器から真空搬送容器を介して別の真空容器に基板を大気に晒すことなく搬送し成膜することが好ましい。
【００３５】
また、上記の説明では、第２の工程においてＨｆＮ、第３の工程においてＨｆを用いた積層膜による誘電体膜の作製方法について述べたが、これらに限定されるものではなく、第２の工程に本発明の条件を満たすＨｆとＮが含まれており、かつ第３の工程に本発明の条件を満たすＨｆが含まれていれば、充分にその効果を得ることができる。
【００３６】
また、上記の説明では、シリコン酸化膜上に誘電体膜を形成した場合について述べたが、ＭＯＳトランジスタの一部に、本発明の方法を適用することで、十分にその効果を得ることができる。
【００３７】
即ち、絶縁体膜として誘電体膜を有する半導体装置の製造方法に、本発明の方法を適用することができ、例えば、以下の製造方法が挙げられる。
【００３８】
１．少なくとも表面が半導体層で構成される基板と、前記基板上に形成されたゲート電極と、前記基板と前記ゲート電極の間に順次積層された積層型ゲート絶縁膜を有する半導体装置の製造方法であって、前記積層型ゲート絶縁膜を構成する絶縁膜の少なくとも一層を、本発明の方法により形成する半導体装置の製造方法。
【００３９】
２．少なくとも表面が半導体層で構成される基板と、前記基板上に形成されたゲート電極と、前記基板と前記ゲート電極の間に絶縁膜と浮遊電極と絶縁膜が順次積層された構造を有する不揮発性半導体装置であって、前記ゲート電極と前記浮遊電極との間を構成する絶縁膜の少なくとも一部が、本発明の誘電体膜である半導体装置。
【００４０】
３．少なくとも表面が半導体層で構成される基板上に、ソース領域と、ドレイン領域と、絶縁膜を介して形成されてゲート電極と、を有する半導体装置の製造方法であって、前記絶縁膜を、本発明の方法により形成する半導体装置の製造方法。
【実施例】
【００４１】
＜実施例１＞
本発明の第１の実施例を、図面を参照しながら詳細に説明する。
【００４２】
図２は、本発明の方法により形成された誘電体膜を有するＭＩＳキャパシタを示した図である。表面に自然酸化膜を有するシリコン基板２０１を真空アニールすることにより、表面に吸着した水分や炭素等の不純物が除去され、極薄の下地シリコン酸化膜がシリコン基板２０１上に形成される。次にスパッタリング法によりＨｆＮ膜を堆積した。ターゲットは、Ｈｆの金属ターゲットを用い、スパッタガスとしてアルゴンおよび窒素を用いた。
【００４３】
基板温度は２７℃〜６００℃、ターゲットパワーは５０Ｗ〜１０００Ｗ、スパッタガス圧は０．０２Ｐａ〜０．１Ｐａ、Ａｒガス流量は１ｓｃｃｍ〜２００ｓｃｃｍ、酸素ガス流量は１ｓｃｃｍ〜１００ｓｃｃｍ、窒素ガス流量は１ｓｃｃｍ〜５０ｓｃｃｍ、の範囲内で適宜決定することができる。
【００４４】
ここでは、基板温度３０℃、Ｈｆのターゲットパワー１００Ｗ、スパッタガス圧０．０３Ｐａ、Ａｒガス流量５０ｓｃｃｍ、窒素ガス流量１．０〜２．０ｓｃｃｍとして成膜を行った。また、窒素供給量は、ＨｆＮ膜を堆積させるため、図５に示されるモル比率Ｎ／（Ｈｆ＋Ｎ）が０．０４から０．１１の範囲になるように窒素供給量を設定した。
上述の形成工程を用いてＨｆＮ膜を膜厚０．３ｎｍ〜０．７ｎｍの範囲で成膜した。
【００４５】
次に、Ｈｆ膜を同一のスパッタ装置内で連続的に膜厚０．３ｎｍ〜０．７ｎｍの範囲で成膜し、比較のためＨｆ膜厚０．１ｎｍも成膜した。ここでは、基板温度３０℃、Ｈｆのターゲットパワー１００Ｗ、スパッタガス圧０．０３Ｐａ、Ａｒガス流量５０ｓｃｃｍとして成膜を行った。
【００４６】
次に、ＨｆＮ／Ｈｆ積層膜を酸素雰囲気中でアニール処理を行った。基板温度は、３００℃〜１０００℃、圧力は０．００１Ｐａ〜１０Ｐａ、酸素ガス流量は、１ｓｃｃｍ〜２００ｓｃｃｍ、の範囲内で適宜決定することができる。このアニール処理により、誘電体膜２０６が形成される。
【００４７】
次に、スパッタリング法によりＴｉＮ上部電極２０５を形成した。ターゲットは、Ｈｆの金属ターゲットを用い、スパッタガスとしてアルゴンおよび窒素を用いた。
【００４８】
基板温度は２７℃〜６００℃、ターゲットパワーは５０Ｗ〜１０００Ｗ、スパッタガス圧は０．０２Ｐａ〜０．１Ｐａ、Ａｒガス流量は１ｓｃｃｍ〜２００ｓｃｃｍ、窒素ガス流量は１ｓｃｃｍ〜５０ｓｃｃｍ、の範囲内で適宜決定することができる。
【００４９】
ここでは、基板温度３０℃、Ｔｉのターゲットパワー７５０Ｗ、スパッタガス圧０．０３Ｐａ、Ａｒガス流量１２ｓｃｃｍ、窒素ガス流量１０ｓｃｃｍとして成膜を行った。この工程を用いてＴｉＮ膜を膜厚２０ｎｍ堆積した。
【００５０】
次に、リソグラフィー技術とＲＩＥ技術を用いて電極金属膜ＴｉＮを所望の大きさに加工し、ＭＩＳキャパシタ構造を形成した。ここで、電極はＡｕでも良い。
【００５１】
以上のように作製した誘電体膜２０６をＣ−Ｖ及びＩ−Ｖ特性評価した。その結果を図１４に示す。ＴｉＮ電極を用いた場合でもＨｆＮ／Ｈｆ積層膜を用いることにより、ＥＯＴ＝１．５ｎｍ以下、リーク電流Ｊｇ＝１．０Ｅ−１Ａ／ｃｍ２以下の特性が得られた。また、ＨｆＮ膜のモル比率Ｎ／（Ｈｆ＋Ｎ）が０．０４から０．１１以下の範囲で最もＥＯＴは減少し、更にＨｆＮ膜厚は０．３から０．７ｎｍ、Ｈｆ膜厚は０．３から１．０ｎｍを積層した場合、ＨｆＮ膜よりもＥＯＴは減少し、更に耐熱性に優れた誘電体膜を形成できた。
【００５２】
図１５は、本発明の実施例である誘電体膜を用いた半導体装置の製造方法に用いた半導体製造装置５００である。半導体製造装置５００は、第１の工程を処理する第１の真空熱処理装置５０２と、第２及び第３の工程を処理する第１のマグネトロンスパッタ装置５０３と、第４の工程を処理する第２の真空熱処理装置５０４と、ＴｉＮ電極を形成する第２のマグネトロンスパッタ装置５０５と、５０１から５０５の各装置に基板を大気に晒すことなく搬送可能な真空搬送装置５０６を備え、基板を大気から真空中に搬送するための基板導入装置５０７を備えている。また、ドライエッチング装置５０１は、自然酸化膜を除去するための装置である。本半導体製造装置５００を用いることにより、基板を大気に晒すことなく連続的に処理を行うことができるため、界面への水分や炭素、酸素等の不純物の吸着を抑制することができる。そのため、各装置で形成された膜の特性を変えることなく、次の工程に基板を搬送することができる。なお、半導体製造装置５００は、ＣＰＵなどの演算処理装置を備えたコントローラ（不図示）を備え、予め定められたプログラムに従って各処理装置５０１〜５０７に指示信号を出力することで、被処理基板に対し所定の処理（本実施例では図１に示す第１〜第４の工程及び上部電極の成膜処理）を実行する。なお、各処理装置５０１〜５０７は、ＰＬＣ（プログラマブルロジックコントローラ）などの制御装置（不図示）を夫々備えており、コントローラから出力された指示信号に従って、マスフローコントローラ、排気ポンプなどの装置を制御する。
＜実施例２（ゲート絶縁膜に適用した実施例）＞
本発明の第２の実施例を、図面を参照しながら詳細に説明する。
【００５３】
図１６（ａ）〜（ｃ）は、本発明の第２の実施例である誘電体膜を用いた半導体装置の製造方法の工程を示した図である。
【００５４】
まず図１６（ａ）に示すようにシリコン基板６０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域６０２を形成した。続いて、素子分離されたシリコン基板６０１表面に図１に記載した第１の工程の３種類の方法のいずれかと同じ方法により、シリコン酸化膜６０３を形成する。その後、実施形態に記述した方法によりＨｆＮ／Ｈｆ積層膜を形成する。続いて、熱処理を行い、誘電体膜６０４とした。
【００５５】
次に、誘電体膜６０４上に厚さ１５０ｎｍのｐｏｌｙ−Ｓｉ６０５を形成した後、図１６（ｂ）に示すようにリソグラフィー技術およびＲＩＥ技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、エクステンション領域６０６をゲート電極をマスクとして自己整合的に形成した。
なお、ここではＰｏｌｙ−Ｓｉのゲート電極を用いたが、Ｐｏｌｙ−Ｓｉと誘電体膜の間にＴｉＮのようなメタル電極を挿入したＭＩＰＳをゲート電極として使用してもよく、さらにゲート電極全体を金属材料としてもよい。
【００５６】
さらに、図１６（ｃ）に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後、エッチバックすることによってゲート側壁６０７を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン領域６０８を形成した。
【００５７】
作製した半導体装置の電気特性を評価した結果、誘電体膜６０４であるＨｆ、Ｓｉ、Ｏ、Ｎを含む誘電体膜において、Ｎを含有しないＨｆＯ２と比較して比誘電率が増加し、ＥＯＴの低減、リーク電流を低減できることを確認した。
【００５８】
このように、本実施例によれば、ＭＯＳＦＥＴのゲート絶縁膜の一部に、Ｈｆ、Ｓｉ、Ｏ、Ｎを含む誘電体膜を有する半導体装置の製造方法において、本発明の誘電体膜の製造方法を実施することにより、ＥＯＴを低減し、且つゲートリーク電流を低減でき、更に耐熱性に優れた半導体装置を得ることができる。
【符号の説明】
【００５９】
１００ 本発明の工程フロー
２０１ シリコン基板
２０２ 下地シリコン酸化膜
２０３ ＨｆＮ膜
２０４ Ｈｆ膜
２０５ 上部電極
２０６ 誘電体膜
４００ 成膜処理室
４０１ ヒータ
４０２ 被処理基板
４０３ 基板支持台
４０４ サセプタ
４０５ ヒータ
４０６，４１６ ターゲット
４０７，４１７ バックプレート
４０８，４１８ ターゲットホルダー
４０９，４１９ 絶縁体
４１０，４２０ 電源
４１１，４２１ マグネット
４１２，４２２ マグネットホルダー
４１３ 遮蔽板
４１４ コンダクタンスバルブ
４１５ 排気ポンプ
４２３ 不活性ガス源
４２４，４３５ バルブ
４２５，４３６ マスフローコントローラ
４２６，４３７ バルブ
４３１ 反応性ガス源
４３２ バルブ
４３３ マスフローコントローラ
４３４ バルブ
５００ 半導体製造装置
５０１ ドライエッチング装置
５０２ 第１の真空熱処理装置
５０３ 第１のマグネトロンスパッタ装置
５０４ 第２の真空熱処置装置
５０５ 第２のマグネトロンスパッタ装置
５０６ 真空搬送装置
５０７ 基板導入装置
６０１ シリコン基板
６０２ 素子分離領域
６０３ シリコン酸化膜
６０４ 誘電体膜
６０５ ｐｏｌｙ−Ｓｉ
６０６ エクステンション領域
６０７ ゲート側壁
６０８ ソース・ドレイン領域
【特許請求の範囲】
【請求項１】
加熱により被処理基板上にシリコン酸化膜を形成する第１の工程と、
前記シリコン酸化膜の上にＨｆとＮを含有する金属窒化膜を堆積する第２の工程と、
前記金属窒化物上にＨｆを含有する金属膜を堆積する第３の工程と、
前記シリコン酸化膜と金属窒化膜と金属膜の積層膜に熱処理を施し、Ｈｆ、Ｓｉ、Ｏ、Ｎを含有する金属酸窒化物を形成する第４の工程と、
を備えたことを特徴とする誘電体膜の製造方法。
【請求項２】
前記第２の工程において、
前記金属窒化物の膜厚が、０．３ｎｍ以上、０．７ｎｍ以下の範囲となるように設定することを特徴とする請求項１に記載の誘電体膜の製造方法。
【請求項３】
前記第２の工程において、
ＨｆとＮを含有する金属窒化物のモル比率Ｎ／（Ｈｆ＋Ｎ）が０．０４以上、０．１１以下の範囲となるように設定することを特徴とする請求項１又は２に記載の誘電体膜の製造方法。
【請求項４】
前記第３の工程において、
Ｈｆを含有する金属膜の膜厚が０．３ｎｍ以上、１．０ｎｍ以下の範囲となるように設定することを特徴とする請求項１〜３のいずれかに記載の誘電体膜の製造方法。
【請求項５】
前記第４の工程において、
前記堆積金属窒化物に７００℃以上の熱処理を施すことにより、前記シリコン酸化膜とシリケート反応させることを特徴とする請求項１〜４のいずれかに記載の誘電体膜の製造方法。
【請求項６】
前記第４の工程において、
熱処理中の酸素分圧を１×１０Ｐａ以下に設定することを特徴とする請求項５に記載の誘電体膜の製造方法。
【請求項７】
前記第１の工程において、
自然酸化膜をＷｅｔ処理あるいはドライエッチング処理にて除去された被処理基板を熱処理し被処理基板上にシリコン酸化膜を形成することを特徴とする請求項１〜６のいずれかに記載の誘電体膜の製造方法。
【請求項８】
前記第１の工程において、
シリコン自然酸化膜除去が行われた被処理基板を酸素分圧１×１０Ｐａ以下の雰囲気において７００℃以上の熱処理を施すことにより、前記被処理基板上にシリコン酸化膜を形成することを特徴とする請求項７に記載の誘電体膜の製造方法。
【請求項９】
前記第１の工程において、
シリコン自然酸化膜を有する被処理基板を熱処理し被処理基板上にシリコン酸化膜を形成することを特徴とする請求項１〜６に記載の誘電体膜の製造方法。
【請求項１０】
前記第１の工程において、
表面にシリコン自然酸化膜を有する被処理基板に５００℃以上の熱処理を施すことにより被処理基板上にシリコン酸化膜を形成することを特徴とする請求項９に記載の誘電体膜の製造方法。
【請求項１１】
前記第１の工程において、
熱処理雰囲気中の真空容器内圧力を１×１０−２Ｐａ以下に設定することを特徴とする請求項１０に記載の誘電体膜の製造方法。
【請求項１２】
前記第２の工程が、
真空容器内で、窒素からなる反応性ガスと不活性ガスの混合雰囲気下において、前記金属窒化物を構成する金属ターゲットをマグネトロンスパッタする工程であって、前記反応性ガスの供給量を前記金属窒化物のモル比率Ｎ／（Ｈｆ＋Ｎ）が０．０４以上、０．１１以下の範囲となるように設定することを特徴とする請求項１〜１１に記載の誘電体膜の製造方法。
【請求項１３】
前記第２の工程が、
真空容器内で、窒素からなる反応性ガスと不活性ガスの混合雰囲気下において、前記金属窒化物を構成する金属ターゲットをマグネトロンスパッタする工程であって、前記反応性ガスの供給量を前記金属窒化物のモル比率Ｎ／（Ｈｆ＋Ｎ）が０．０４以上、０．１１以下の範囲となるように設定し、かつ前記金属窒化膜の膜厚が０．３ｎｍ以上、０．７ｎｍの範囲となるように設定し金属窒化物を形成する工程であり、
前記第３の工程が、
真空容器内で、不活性ガスの雰囲気下において前記金属物を構成する金属ターゲットをマグネトロンスパッタする工程であって、前記金属物の膜厚が０．３ｎｍ以上、１．０ｎｍ以下の範囲となるように設定し金属膜を形成する工程であることを特徴とする請求項１に記載の誘電体膜の製造方法。
【請求項１４】
前記第２の工程および前記第３の工程における真空容器内の圧力が１×１０−１Ｐａ以下であることを特徴とする請求項１２〜１３に記載の誘電体膜の製造方法。
【請求項１５】
前記第２の工程および前記第３の工程と同一真空容器内で実施することを特徴とする請求項１３に記載の誘電体膜の製造方法。
【請求項１６】
絶縁膜として誘電体膜を有する半導体装置の製造方法であって、
前記誘電体膜を、請求項１から１５のいずれか１項に記載の方法により形成することを特徴とする半導体装置の製造方法。
【請求項１７】
少なくとも表面が半導体層で構成される基板と、
前記基板上に形成されたゲート電極と、
前記基板と前記ゲート電極の間に順次積層された積層型ゲート絶縁膜を有する半導体装置の製造方法であって、
前記積層型ゲート絶縁膜を構成する絶縁膜の少なくとも一層を、請求項１から１５のいずれかに１項に記載の方法により形成することを特徴とする半導体装置の製造方法。
【請求項１８】
前記誘電体膜の上に形成されるゲート電極は、ＴｉＮであって、前記ゲート電極を形成する工程は、アルゴンと窒素の混合ガスからなる反応性ガスと不活性ガスの混合雰囲気下において、チタン金属ターゲットをマグネトロンスパッタする工程であり、
前記誘電体膜を形成する真空容器から真空搬送容器を介して別の真空容器に基板が搬送され前記別の真空容器においてゲート電極を形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
少なくとも表面が半導体層で構成される基板上に、
ソース領域と、
ドレイン領域と、
絶縁膜を介して形成されたゲート電極と、
を有する半導体装置の製造方法であって、
前記絶縁膜を、請求項１から１５のいずれかに１項に記載の方法により形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７〜１９のいずれかに記載の誘電体膜の製造方法を実行する半導体製造装置であって、
前記第１の工程と、第２の工程と、第３の工程と、第４の工程と、ゲート電極を形成する第５の工程を処理する装置は、真空搬送容器を介して接続され、大気に晒すことなく基板を搬送することを特徴とする半導体製造装置。
【請求項１】
加熱により被処理基板上にシリコン酸化膜を形成する第１の工程と、
前記シリコン酸化膜の上にＨｆとＮを含有する金属窒化膜を堆積する第２の工程と、
前記金属窒化物上にＨｆを含有する金属膜を堆積する第３の工程と、
前記シリコン酸化膜と金属窒化膜と金属膜の積層膜に熱処理を施し、Ｈｆ、Ｓｉ、Ｏ、Ｎを含有する金属酸窒化物を形成する第４の工程と、
を備えたことを特徴とする誘電体膜の製造方法。
【請求項２】
前記第２の工程において、
前記金属窒化物の膜厚が、０．３ｎｍ以上、０．７ｎｍ以下の範囲となるように設定することを特徴とする請求項１に記載の誘電体膜の製造方法。
【請求項３】
前記第２の工程において、
ＨｆとＮを含有する金属窒化物のモル比率Ｎ／（Ｈｆ＋Ｎ）が０．０４以上、０．１１以下の範囲となるように設定することを特徴とする請求項１又は２に記載の誘電体膜の製造方法。
【請求項４】
前記第３の工程において、
Ｈｆを含有する金属膜の膜厚が０．３ｎｍ以上、１．０ｎｍ以下の範囲となるように設定することを特徴とする請求項１〜３のいずれかに記載の誘電体膜の製造方法。
【請求項５】
前記第４の工程において、
前記堆積金属窒化物に７００℃以上の熱処理を施すことにより、前記シリコン酸化膜とシリケート反応させることを特徴とする請求項１〜４のいずれかに記載の誘電体膜の製造方法。
【請求項６】
前記第４の工程において、
熱処理中の酸素分圧を１×１０Ｐａ以下に設定することを特徴とする請求項５に記載の誘電体膜の製造方法。
【請求項７】
前記第１の工程において、
自然酸化膜をＷｅｔ処理あるいはドライエッチング処理にて除去された被処理基板を熱処理し被処理基板上にシリコン酸化膜を形成することを特徴とする請求項１〜６のいずれかに記載の誘電体膜の製造方法。
【請求項８】
前記第１の工程において、
シリコン自然酸化膜除去が行われた被処理基板を酸素分圧１×１０Ｐａ以下の雰囲気において７００℃以上の熱処理を施すことにより、前記被処理基板上にシリコン酸化膜を形成することを特徴とする請求項７に記載の誘電体膜の製造方法。
【請求項９】
前記第１の工程において、
シリコン自然酸化膜を有する被処理基板を熱処理し被処理基板上にシリコン酸化膜を形成することを特徴とする請求項１〜６に記載の誘電体膜の製造方法。
【請求項１０】
前記第１の工程において、
表面にシリコン自然酸化膜を有する被処理基板に５００℃以上の熱処理を施すことにより被処理基板上にシリコン酸化膜を形成することを特徴とする請求項９に記載の誘電体膜の製造方法。
【請求項１１】
前記第１の工程において、
熱処理雰囲気中の真空容器内圧力を１×１０−２Ｐａ以下に設定することを特徴とする請求項１０に記載の誘電体膜の製造方法。
【請求項１２】
前記第２の工程が、
真空容器内で、窒素からなる反応性ガスと不活性ガスの混合雰囲気下において、前記金属窒化物を構成する金属ターゲットをマグネトロンスパッタする工程であって、前記反応性ガスの供給量を前記金属窒化物のモル比率Ｎ／（Ｈｆ＋Ｎ）が０．０４以上、０．１１以下の範囲となるように設定することを特徴とする請求項１〜１１に記載の誘電体膜の製造方法。
【請求項１３】
前記第２の工程が、
真空容器内で、窒素からなる反応性ガスと不活性ガスの混合雰囲気下において、前記金属窒化物を構成する金属ターゲットをマグネトロンスパッタする工程であって、前記反応性ガスの供給量を前記金属窒化物のモル比率Ｎ／（Ｈｆ＋Ｎ）が０．０４以上、０．１１以下の範囲となるように設定し、かつ前記金属窒化膜の膜厚が０．３ｎｍ以上、０．７ｎｍの範囲となるように設定し金属窒化物を形成する工程であり、
前記第３の工程が、
真空容器内で、不活性ガスの雰囲気下において前記金属物を構成する金属ターゲットをマグネトロンスパッタする工程であって、前記金属物の膜厚が０．３ｎｍ以上、１．０ｎｍ以下の範囲となるように設定し金属膜を形成する工程であることを特徴とする請求項１に記載の誘電体膜の製造方法。
【請求項１４】
前記第２の工程および前記第３の工程における真空容器内の圧力が１×１０−１Ｐａ以下であることを特徴とする請求項１２〜１３に記載の誘電体膜の製造方法。
【請求項１５】
前記第２の工程および前記第３の工程と同一真空容器内で実施することを特徴とする請求項１３に記載の誘電体膜の製造方法。
【請求項１６】
絶縁膜として誘電体膜を有する半導体装置の製造方法であって、
前記誘電体膜を、請求項１から１５のいずれか１項に記載の方法により形成することを特徴とする半導体装置の製造方法。
【請求項１７】
少なくとも表面が半導体層で構成される基板と、
前記基板上に形成されたゲート電極と、
前記基板と前記ゲート電極の間に順次積層された積層型ゲート絶縁膜を有する半導体装置の製造方法であって、
前記積層型ゲート絶縁膜を構成する絶縁膜の少なくとも一層を、請求項１から１５のいずれかに１項に記載の方法により形成することを特徴とする半導体装置の製造方法。
【請求項１８】
前記誘電体膜の上に形成されるゲート電極は、ＴｉＮであって、前記ゲート電極を形成する工程は、アルゴンと窒素の混合ガスからなる反応性ガスと不活性ガスの混合雰囲気下において、チタン金属ターゲットをマグネトロンスパッタする工程であり、
前記誘電体膜を形成する真空容器から真空搬送容器を介して別の真空容器に基板が搬送され前記別の真空容器においてゲート電極を形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
少なくとも表面が半導体層で構成される基板上に、
ソース領域と、
ドレイン領域と、
絶縁膜を介して形成されたゲート電極と、
を有する半導体装置の製造方法であって、
前記絶縁膜を、請求項１から１５のいずれかに１項に記載の方法により形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７〜１９のいずれかに記載の誘電体膜の製造方法を実行する半導体製造装置であって、
前記第１の工程と、第２の工程と、第３の工程と、第４の工程と、ゲート電極を形成する第５の工程を処理する装置は、真空搬送容器を介して接続され、大気に晒すことなく基板を搬送することを特徴とする半導体製造装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−２９４７８（Ｐ２０１１−２９４７８Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２００９−１７５０９２（Ｐ２００９−１７５０９２）
【出願日】平成２１年７月２８日（２００９．７．２８）
【出願人】（０００２２７２９４）キヤノンアネルバ株式会社 (564)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２１年７月２８日（２００９．７．２８）
【出願人】（０００２２７２９４）キヤノンアネルバ株式会社 (564)
【Ｆターム（参考）】
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