半導体装置の製造方法
【課題】 基板表面に形成した電界効果トランジスタのチャネル形成領域に応力を発生させる応力制御膜を形成する半導体装置の製造方法であって、応力制御膜を形成した後にその真性応力を変更できるようにする。
【解決手段】
電界効果トランジスタの上に応力制御膜を形成し、熱処理又はアンモニア又は水素によるプラズマ処理を施して、応力制御膜の全体又はその一部の材質を変化させることにより応力制御膜の真性応力を変更する工程を有する半導体装置の製造方法。
【解決手段】
電界効果トランジスタの上に応力制御膜を形成し、熱処理又はアンモニア又は水素によるプラズマ処理を施して、応力制御膜の全体又はその一部の材質を変化させることにより応力制御膜の真性応力を変更する工程を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、MIS構造(Metal Insulator Semiconductor)から成る電界効果トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【0002】
MIS構造を有するトランジスタのうち絶縁膜として酸化膜を用いたMOSFET(Metal Oxide Semiconductor Field Effect Transistor)が実用化されている。MOSFETは電力消費が少なく、微細化、高集積化、高速動作が可能であることから、LSIデバイスとして広く実用化されている。
【0003】
近年、情報通信手段が発達しこの種のMOSFETに求められる性能がますます高くなってきている。そこで、MOSFETのチャネル形成領域に対して意図的に応力を付与し、半導体基板の結晶をひずませてキャリア移動度を増大させる動作高速化技術が研究されている。その中で、nMOSFETのチャネル形成領域に引張り応力を発生させる膜を、pMOSFETのチャネル形成領域に圧縮応力を発生させる膜をそれぞれのMOSFET上に形成した、Dual Stress Liner技術(以下DSL技術という)を用いた半導体装置が知られている(例えば特許文献1参照)。
【0004】
図11は従来から知られているDSL技術を用いた半導体装置の製造プロセス途中における模式的断面図である。半導体基板101のp型半導体領域102にはソース領域103およびドレイン領域104が形成される。ソース領域とドレイン領域とはどちらへ電流を流すかという相違であり、基本的構造に相違がない。ソース領域103とドレイン領域104の間のp型半導体領域102の基板表面近傍にチャネル形成領域105が形成される。チャネル形成領域105の上にはゲート絶縁膜106、ゲート電極107が形成され、ゲート電極107の側壁にはサイドウオール111が形成される。ソース領域103、ドレイン領域104及びゲート電極107の上にはシリサイド108、109、110が形成されて、nMOSFETが構成されている。このnMOSFETの上に第一応力制御膜112が形成されて、チャネル形成領域105に応力を発生させる。この発生する応力の大きさにチャネル形成領域のキャリア移動度が影響を受ける。通常nMOSFETには引張り応力を発生させるように第一応力制御膜112の材料、膜厚等が選択される。
【0005】
素子分離領域124により分離して、半導体基板101のn型半導体領域113には、ソース領域114、ドレイン領域115、チャネル形成領域116、ゲート絶縁膜117、ゲート電極118、サイドウオール119、シリサイド120、121、122が形成され、pMOSFETが構成されている。このpMOSFETの上部に第二応力制御膜123が形成されて、チャネル形成領域116に応力を発生させる。通常pMOSFETには圧縮応力を発生させるように第二応力制御膜123の材料、膜厚等が選択される。
【0006】
上記の公知例において、第一応力制御膜112や第二応力制御膜123がチャネル形成領域に発生させる応力を制御する方法としては、膜の厚さを変える、成膜条件を変える、膜の種類を変更する等の方法が知られている。例えば応力制御膜としてシリコン窒化膜を用いた場合に、膜厚が大きくなるに従い引張り応力が大きくなる(例えば特許文献1の図4参照)。従って、所望の応力をチャネル形成領域に発生させるために予め膜厚を決定し、あるいは成膜条件や膜種類を決定しておき、一旦形成した後はチャネル形成領域に与える応力を調整することなく半導体装置が製造されていた。
【特許文献1】特開2003−86708号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかし上記従来例においては、応力制御膜を一旦形成してしまうと、その膜自体が有する応力(以下、真性応力という)をその膜を取り替えない限り、変更することができなかった。
【0008】
また、応力制御膜の真性応力は、個々の成膜条件や加工条件、製造プロセスの履歴により影響を受け、半導体装置の製造が進むに従い膜応力の調整が難しくなるという課題があった。
【0009】
更に、nMOSFETとpMOSFETとは、そのトランジスタの特性改善のためのチャネル形成領域に発生させるべく応力が互いに異なる。そのために、同一工程で形成した応力制御膜をnMOSFETとpMOSFETの両方に同時に適用し難く、そのために、それぞれ異なる応力制御膜を異なる成膜条件にて個別に形成しなければならず、半導体装置の製造工程が増加するという課題があった。
【課題を解決するための手段】
【0010】
本発明は上記課題を解決するために以下の手段を講じた。
【0011】
請求項1に係る本発明においては、基板上にトランジスタを形成する工程と、前記トランジスタに応力を発生させる応力制御膜を形成する工程と、前記応力制御膜を形成した後に前記応力制御膜に熱処理又はプラズマ処理を施して応力制御膜の応力を調整する工程と、を有する半導体装置の製造方法とした。
【0012】
請求項2に係る本発明においては、前記熱処理は、少なくとも500℃を超える温度の熱処理であることを特徴とする請求項1に記載の半導体装置の製造方法とした。
【0013】
請求項3に係る本発明においては、前記トランジスタは電界効果トランジスタであり、前記応力制御膜は前記電界効果トランジスタのチャネル形成領域に応力を発生させる応力制御膜であって、前記熱処理を施す工程は、前記応力制御膜の応力を、引張り応力が増大する方向に調整する工程であることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法とした。
【0014】
請求項4に係る本発明においては、半導体基板上に第一チャネル形成領域を有する第一導電型電界効果トランジスタと第二チャネル形成領域を有する第二導電型電界効果トランジスタとを形成する工程と、前記第一チャネル形成領域及び第二チャネル形成領域に応力を発生させる応力制御膜を前記第一導電型電界効果トランジスタ及び前記第二導電型電界効果トランジスタの上に形成する工程と、前記応力制御膜の上にマスク層を形成する工程と、前記第二導電型電界効果トランジスタの上の前記マスク層を除去する工程と、前記マスク層が除去された部分の応力制御膜にプラズマ処理を施す工程と、を有する半導体装置の製造方法とした。
【0015】
請求項5に係る本発明においては、前記プラズマ処理は、アンモニア又は水素を含むガスによるプラズマ処理であることを特徴とする請求項1又は請求項4に記載の半導体装置の製造方法とした。
【0016】
請求項6に係る本発明においては、前記プラズマ処理を施す工程は、前記応力制御膜の応力を、引張り応力が減少する方向に調整する工程であることを特徴とする請求項1又は請求項4に記載の半導体装置の製造方法とした。
【発明の効果】
【0017】
本発明によれば、トランジスタの上に応力を発生させる応力制御膜を形成後に、熱処理又はプラズマ処理を施して、当該応力制御膜自体の有する応力(以下真性応力という)を増大あるいは緩和させることができる。そのために、応力制御膜の真性応力が成膜条件や製造プロセス途中の他の処理条件によって変動したとしても、成膜した膜自体を変更することなく応力を変更することが可能となり、所望の応力をトランジスタに発生させることができる。
【0018】
更に本発明によれば、第一導電型電界効果トランジスタと第二導電型電界効果トランジスタの上に応力制御膜を成膜し、その後第二導電型電界効果トランジスタの上の当該膜にプラズマ処理を施すようにしたので、同一の応力制御膜を用いて異なる電界効果トランジスタの異なるチャネル形成領域に異なる応力を独立して発生させることができる。そのために、製造プロセスが簡略化できるとともに、応力制御膜の形成条件や製造プロセス途中の他の処理条件による変動を緩和しながら、それぞれの電界効果トランジスタの性能を向上させることができる。
【発明を実施するための最良の形態】
【0019】
本発明による実施の形態における半導体装置の製造方法は、まず基板上にトランジスタを形成する。基板としては単結晶シリコンからなる半導体基板を用いることができる。また、酸化物の上に単結晶シリコンを気相成長あるいは貼り合わせたSOI(Silicon On Insulator)基板を使用することができる。トランジスタとしては電界効果トランジスタを使用することができる。電界効果トランジスタは、例えば次のようにして形成される。半導体基板の主面にゲート絶縁膜を介してゲート電極を選択的に形成し、そのゲート電極をマスクとして不純物をイオン注入し、ソース領域とドレイン領域を形成し、このソース領域とドレイン領域の間のゲート絶縁膜直下にチャネル形成領域を形成する。
【0020】
次に、ゲート電極の上に応力制御膜を堆積させる。応力制御膜として、シリコン窒化膜やシリコン酸化膜などの絶縁膜を使用することができる。また、これらの膜の他に、チャネル形成領域に必要な応力を生じさせるものであれば他の絶縁膜、絶縁膜と導電膜を組み合わせた複合膜、あるいは複数層からなる膜等も使用することができる。次に、熱処理、あるいは、アンモニア又は水素のガスによるプラズマ処理を施す。熱処理は温度500℃以上とするのが望ましい。応力制御膜を堆積し必要な加工を行った後に、この熱処理を行うことにより、チャネル形成領域に発生させる応力、例えば引張り応力を増大させる方向に変化させることができる。また、アンモニアや水素を混入したガスのプラズマを生成させ、応力制御膜をこのプラズマに晒すことによりプラズマ処理を行う。このプラズマ処理を行うことにより応力制御膜の真性応力が変化して、チャネル形成領域に発生させる応力、例えば引張り応力を減少させる方向に変化させることができる。
【0021】
本発明による他の実施の形態における半導体装置の製造方法は、まず、半導体基板の主表面に第一チャネル形成領域を有する第一導電型電界効果トランジスタと第二チャネル形成領域を有する第二導電型電界効果トランジスタとを形成する。第一導電型電界効果トランジスタとしてnチャネル型電界効果トランジスタを、第二導電型電界効果トランジスタとしてpチャネル型電界効果トランジスタを形成することができる。また、形成する応力制御膜の材質や特性相違に応じて、第一導電型電界効果トランジスタをpチャネル型電界効果トランジスタとし、第二導電型電界効果トランジスタをnチャネル型電界効果トランジスタとしてもよい。
【0022】
次に、第一導電型電界効果トランジスタと第二導電型電界効果トランジスタの上に応力制御膜を堆積する。次に、第一導電型電界効果トランジスタの上にマスク層を形成し、次に、第二導電型電界効果トランジスタの上のマスク層をフォトリソグラフィ及びエッチング技術により除去する。マスク層としてフォトレジストを使用すれば、製造工程をより簡単化することできる。あるいは、シリコン酸化膜やシリコン窒化膜等を使用することもできる。
【0023】
次に、半導体基板をアンモニア又は水素を導入したプラズマ処理を行い、第二導電型電界効果トランジスタの上の応力制御膜を当該プラズマに晒す。その結果、第一導電型電界効果トランジスタの上の応力制御膜と第二導電型電界効果トランジスタの上の応力制御膜とはそれぞれ異なる真性応力を有することになり、その下部の第一チャネル形成領域及び第二チャネル形成領域にそれぞれ異なる応力を発生させることができる。
【0024】
以下、図1から図10を用いて本実施の形態における半導体装置の製造方法について詳細に説明する。
【0025】
図1は、本実施の形態における半導体装置の製造方法を示す半導体基板の模式的断面図である。半導体基板1を用意する。半導体基板としてシリコン単結晶基板を用いている。
【0026】
半導体基板1の主面に素子分離領域2を形成する。まず、半導体基板1の表面に減圧CVD(Low Pressure Chemical Vapor Deposition)によりシリコン窒化膜を堆積させ、フォトリソグラフィ及びエッチングにより、素子分離領域2とすべき領域のシリコン窒化膜及び半導体基板1を順次選択的に除去して浅いトレンチを形成する。次に、このトレンチに減圧CVDによりシリコン酸化膜を堆積させてそのトレンチを埋め込む。その後、化学的機械的研磨(CMP:Chemical Mechanical Polish)を施して平坦化し、続いて酸素雰囲気中で熱酸化を行って酸化膜を緻密化し、素子分離領域2を形成する。
【0027】
次に、ゲート絶縁膜3及びゲート電極4を形成する。ゲート絶縁膜3は半導体基板1の表面を熱酸化して形成し、その上にポリシリコンを減圧CVDにより堆積する。次に、フォトリソグラフィ及びエッチングによりポリシリコンを選択的に除去してゲート電極4を形成する。次に、ゲート電極4をマスクとしてイオン注入を行いLDD(Lightly
Doped Drain)領域を形成する。nチャネル型電界効果トランジスタの場合には砒素(As)又は燐(P)をイオン注入し、pチャネル型電界効果トランジスタの場合にはボロン(B)をイオン注入する。次に、プラズマCVDによりシリコン窒化膜とシリコン酸化膜を堆積し、異方性エッチングを施してゲート電極4にゲートサイドウオール5を形成する。次に、ゲート電極4及びゲートサイドウオール5をマスクとしてイオン注入を行い、ソース領域6とドレイン領域7を形成する。nチャネル型電界効果トランジスタの場合には砒素をイオン注入し、pチャネル型電界効果トランジスタの場合にはボロンをイオン注入する。次に、半導体基板1の全面にコバルトをスパッタリングにより堆積し、次に瞬時熱処理(RTA:Rapid Thermal Anneal)を行って、ソース領域6、ドレイン領域7及びゲート電極4の上のコバルトをシリサイド化(CoSi)した導電層8を形成する。
【0028】
このようにして、半導体基板1の主面に電界効果トランジスタを形成する。そしてゲート電極4の直下であってソース領域6とドレイン領域7の間の半導体基板1の表面近傍にチャネル形成領域9を形成する。
【0029】
図2は、応力制御膜10を電界効果トランジスタの上に形成した半導体装置の製造方法を示す半導体基板の模式的断面図である。応力制御膜10としてはシリコン窒化膜を用いた。シリコン窒化膜は有機系ソースガスを用い熱分解により成膜した。より具体的には、原料としてBTBAS(bis(tert−butylamino)silane)およびアンモニアを用いて減圧熱CVD(Low Pressure Thermal Chemical Vapor Deposition)法により成膜した。BTBASの他にシラン(SiH4)及びアンモニア(NH3)等のガスを用いて、熱CVD法、減圧CVD法あるいはPCVD(Plasma Chemical Vapor Deposition)法などによって成膜することもできる。
【0030】
次に、応力制御膜10であるシリコン窒化膜に熱処理を施して、シリコン窒化膜の真性応力を変化させる。図3は、熱処理によるシリコン窒化膜の真性応力の変化を示している。グラフ11が温度を上昇させたときの各温度での引張り応力を示し、グラフ12が温度を降下させたときの各温度における引張り応力を示している。室温から温度600℃まで上昇していくと、温度500℃を超えたあたりから膜の引張り応力が増大し、室温では1750MPa(メガ パスカル:106N/m2)程度だった引張り応力が最大2500MPaまで達している。その後、室温まで降温すると引張り応力も減少していくが、初期引張り応力よりも1.2倍大きい2050MPaで安定した。このように、応力制御膜10を熱処理することにより、その応力を変更することができる。熱処理温度は500℃を超える温度が望ましく、更に、600℃の熱処理を施すことにより応力をより増大させることができる。
【0031】
次に、上記熱処理に代えて応力制御膜10であるシリコン窒化膜にプラズマ処理を施して、シリコン窒化膜の真性応力を変化させる実施の形態を説明する。
【0032】
図4は、応力制御膜10にプラズマ処理を施している半導体装置の製造方法を示す半導体基板の模式的断面図である。応力制御膜10は上記と同様に成膜したシリコン窒化膜である。この応力制御膜10をアンモニア又は水素を導入したガスのプラズマ13に晒してプラズマ処理を行う。アンモニアのプラズマ処理は、例えば、アンモニアガスを1600sccm(standard cc/min、1atm)、キャリアガスとして窒素1600sccmをチャンバーに導入し、RF(Radio Frequency)プラズマ電力を700ワット(W)から1000W供給してプラズマをたてて行う。水素のプラズマ処理は、例えば、水素ガス1000sccmをチャンバーに導入し、RFプラズマ電力を300Wから700W供給してプラズマをたてて行う。
【0033】
図5はシリコン窒化膜をアンモニアのプラズマに晒したときの引張り応力の変化を示している。横軸はプラズマ電力で縦軸は引張り応力を表している。グラフ14が処理前の、グラフ15が処理後の引張り応力をそれぞれ示す。この図より、プラズマ処理を施すことにより、引張り応力を減少させることができるとともに、プラズマパワーが大きいほど引張り応力が大きく減少することが理解できる。
【0034】
図6は水素をプラズマに晒したときの引張り応力の変化を示している。横軸はプラズマのパワーで縦軸は引張り応力を表している。グラフ16が処理前の、グラフ17が処理後の引張り応力をそれぞれ示す。図6より、プラズマ処理を施すことにより、応力制御膜10の引張り応力が減少し、また、プラズマ電力が大きいほど引張り応力の減少が大きくなることが理解できる。
【0035】
以上のように、応力制御膜に熱処理やプラズマ処理を施すことにより、成膜後にその真性応力を変化させることができる。応力制御膜はその下方に位置する領域に応力を発生させる。すなわち、応力制御膜の真性応力が変化すれば、その下方に位置する電界効果トランジスタのチャネル形成領域に発生する応力も変化する。一般に、応力制御膜の真性応力が引張り応力の場合には、電界効果トランジスタのチャネル形成領域にも引張り応力が発生する。このように、トランジスタのチャネル形成領域の応力を、応力制御膜を形成した後に変化させることができる。
【0036】
図7は、本実施の形態における他の半導体装置の製造方法を示す半導体基板の模式的断面図である。本実施の形態は、nチャネル型電界効果トランジスタ(以下nFETと記す)とpチャネル型電界効果トランジスタ(以下pFETと記す)とを半導体基板の主面に形成して応力制御膜を適用したものである。
【0037】
まず、半導体基板21の主面に減圧CVDによりシリコン窒化膜を堆積させ、フォトリソグラフィ及びエッチングにより、素子分離領域22とすべき領域のシリコン窒化膜及び半導体基板21を順次選択的に除去して浅いトレンチを形成する。次に、このトレンチに減圧CVDによりシリコン酸化膜を堆積させてそのトレンチを埋め込む。その後、化学的機械的研磨を施して平坦化し、続いて酸素雰囲気中で熱酸化を行って酸化膜を緻密化し、素子分離領域22を形成する。
【0038】
次に、ゲート絶縁膜23、24及びゲート電極25、26を形成する。ゲート絶縁膜23、24は半導体基板21の表面を熱酸化して形成し、その上にポリシリコンを減圧CVDにより堆積させ、フォトリソグラフィ及びエッチングにより選択的に除去してポリシリコンから成るゲート電極25、26を形成する。次に、半導体基板21の表面左側であるnFET領域にゲート電極25をマスクとして燐をイオン注入してLDD(Lightly Doped Drain)領域を形成し、同様に、半導体基板21の表面右側であるpFET領域にゲート電極26をマスクとしてボロンをイオン注入してLDD領域を形成する。次に、プラズマCVDによりシリコン窒化膜とシリコン酸化膜を堆積し、異方性エッチングを施してゲート電極25、26にゲートサイドウオール27、28を形成する。次に、nFET領域にゲート電極25とそのゲートサイドウオール27をマスクとして砒素をイオン注入してソース領域29及びドレイン領域30を形成する。同様に、pFET領域にゲート電極26とそのゲートサイドウオール28をマスクとしてボロンをイオン注入してソース領域31及びドレイン領域32を形成する。
【0039】
次に、半導体基板21の上方より全面にコバルトをスパッタリングにより堆積し、次に瞬時熱処理(RTA:Rapid Thermal Anneal)を行って、ソース領域29、31及びドレイン領域30、32、更に、ポリシリコンから成るゲート電極25、26の上のコバルトをシリサイド化(CoSi)した導電層33、34を形成する。その他の領域、例えば素子分離領域22の上のコバルトを除去する。
【0040】
このようにして、nFET及びpFETを半導体基板21の主面に形成する。なお、ゲート絶縁膜23の下のソース領域29とドレイン領域30の間の半導体基板21にnFETのnチャネル形成領域40が形成され、ゲート絶縁膜24の下のソース領域31とドレイン領域32の間の半導体基板21にpFETのpチャネル形成領域41が形成される。
【0041】
図8は、上記nFET及びpFETの上に応力制御膜35を堆積した半導体装置の製造方法を示す半導体基板の模式的断面図である。応力制御膜35としては、シリコン窒化膜を熱CVD法あるいは減圧CVD法等により堆積する。より具体的には、シリコン窒化膜は有機系ソースガスを用い熱分解により成膜する。原料としてBTBASおよびアンモニアを用いた減圧熱CVD法により成膜することができる。BTBASの他にシラン及びアンモニア等のガスを用いて、熱CVD法、減圧CVD法あるいはPCVD法などによって成膜することもできる。また、シリコン窒化膜の他にシリコン酸化膜や他の材料を使用することもできる。
【0042】
図9は、応力制御膜35の上にマスク層を選択的に形成した半導体装置の製造方法を示す半導体基板の模式的断面図である。マスク層36としてフォトレジストを使用した。フォトレジストを塗布した後に乾燥し、フォトリソグラフィ技術によりpFETの上のフォトレジストを除去し、応力制御膜35の表面を露出させてマスク層36を形成する。なお、マスク層として、フォトレジストに代えてシリコン酸化膜やシリコン窒化膜等を使用することもできる。後に行われるプラズマ処理において、nFETの上の応力制御膜35がプラズマに晒されないように遮断する機能があればよいからである。
【0043】
図10は、上記マスク層36が形成された半導体基板21のプラズマ処理を施している半導体装置の製造方法を示す半導体基板の模式的断面図である。プラズマ処理はアンモニア又は水素のプラズマ37により行う。アンモニアのプラズマ処理は、例えば、アンモニアガスを1600sccm、キャリアガスとして窒素1600sccmをチャンバーに導入し、RF(Radio Frequency)プラズマ電力を700ワット(W)から1000W供給してプラズマをたてて行う。水素のプラズマ処理は、例えば、水素ガス1000sccmをチャンバーに導入し、RFプラズマ電力を300Wから700W供給してプラズマをたてて行う。
【0044】
nFETの上の応力制御膜35に対してはマスク層36によりプラズマにより発生した粒子の進入が遮断され、pFETの上の応力制御膜35に対してはプラズマ処理が施される。プラズマ処理が施された応力制御膜35は引張り応力が減少する方向にその真性応力が変更される。
【0045】
この結果、nチャネル形成領域40に発生する引張り応力に対して、pチャネル形成領域に発生する引っ張り応力を緩和させることができる。一般に、nFETは、nチャネル形成領域に発生する引張り応力が大きいほうが、キャリア移動度が高くなり、性能が向上する。一方、pFETは、pチャネル形成領域に発生する引張り応力を緩和させたほうが、キャリア移動度が高くなり、性能が向上する。
【0046】
すなわち、本実施の形態における半導体装置の製造方法によれば、応力制御膜の必要な箇所にプラズマ処理を施すことができるため、nFETとpFETの両方の特性を単一の応力制御膜により向上させることができる。そのために、製造工程を簡略化することができる。
【0047】
以上、本実施の形態について詳細に説明したが、上記実施の形態において、プラズマ処理の前に熱処理を施し、次にプラズマ処理を施しても本発明の効果が得られる。
【図面の簡単な説明】
【0048】
【図1】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図2】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図3】熱処理温度と引張り応力の関係を示すグラフ。
【図4】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図5】アンモニアを含むプラズマ処理による、プラズマパワーと引張り応力の関係を示すグラフ。
【図6】水素を含むプラズマ処理による、プラズマパワーと引張り応力の関係を示すグラフ。
【図7】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図8】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図9】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図10】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図11】従来公知のDSL技術を用いた半導体装置の製造プロセス途中を示す模式的断面図。
【符号の説明】
【0049】
1、21 半導体基板
2、22 素子分離領域
3、23、24 ゲート絶縁膜
4、25、26 ゲート電極
5、27、28 ゲートサイドウオール
6、29、31 ソース領域
7、30、32 ドレイン領域
8、33、34 導電層
9 チャネル形成領域
10 応力制御膜
13、37 プラズマ
35 応力制御膜
36 マスク層
40 nチャネル形成領域
41 pチャネル形成領域
【技術分野】
【0001】
本発明は、MIS構造(Metal Insulator Semiconductor)から成る電界効果トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【0002】
MIS構造を有するトランジスタのうち絶縁膜として酸化膜を用いたMOSFET(Metal Oxide Semiconductor Field Effect Transistor)が実用化されている。MOSFETは電力消費が少なく、微細化、高集積化、高速動作が可能であることから、LSIデバイスとして広く実用化されている。
【0003】
近年、情報通信手段が発達しこの種のMOSFETに求められる性能がますます高くなってきている。そこで、MOSFETのチャネル形成領域に対して意図的に応力を付与し、半導体基板の結晶をひずませてキャリア移動度を増大させる動作高速化技術が研究されている。その中で、nMOSFETのチャネル形成領域に引張り応力を発生させる膜を、pMOSFETのチャネル形成領域に圧縮応力を発生させる膜をそれぞれのMOSFET上に形成した、Dual Stress Liner技術(以下DSL技術という)を用いた半導体装置が知られている(例えば特許文献1参照)。
【0004】
図11は従来から知られているDSL技術を用いた半導体装置の製造プロセス途中における模式的断面図である。半導体基板101のp型半導体領域102にはソース領域103およびドレイン領域104が形成される。ソース領域とドレイン領域とはどちらへ電流を流すかという相違であり、基本的構造に相違がない。ソース領域103とドレイン領域104の間のp型半導体領域102の基板表面近傍にチャネル形成領域105が形成される。チャネル形成領域105の上にはゲート絶縁膜106、ゲート電極107が形成され、ゲート電極107の側壁にはサイドウオール111が形成される。ソース領域103、ドレイン領域104及びゲート電極107の上にはシリサイド108、109、110が形成されて、nMOSFETが構成されている。このnMOSFETの上に第一応力制御膜112が形成されて、チャネル形成領域105に応力を発生させる。この発生する応力の大きさにチャネル形成領域のキャリア移動度が影響を受ける。通常nMOSFETには引張り応力を発生させるように第一応力制御膜112の材料、膜厚等が選択される。
【0005】
素子分離領域124により分離して、半導体基板101のn型半導体領域113には、ソース領域114、ドレイン領域115、チャネル形成領域116、ゲート絶縁膜117、ゲート電極118、サイドウオール119、シリサイド120、121、122が形成され、pMOSFETが構成されている。このpMOSFETの上部に第二応力制御膜123が形成されて、チャネル形成領域116に応力を発生させる。通常pMOSFETには圧縮応力を発生させるように第二応力制御膜123の材料、膜厚等が選択される。
【0006】
上記の公知例において、第一応力制御膜112や第二応力制御膜123がチャネル形成領域に発生させる応力を制御する方法としては、膜の厚さを変える、成膜条件を変える、膜の種類を変更する等の方法が知られている。例えば応力制御膜としてシリコン窒化膜を用いた場合に、膜厚が大きくなるに従い引張り応力が大きくなる(例えば特許文献1の図4参照)。従って、所望の応力をチャネル形成領域に発生させるために予め膜厚を決定し、あるいは成膜条件や膜種類を決定しておき、一旦形成した後はチャネル形成領域に与える応力を調整することなく半導体装置が製造されていた。
【特許文献1】特開2003−86708号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかし上記従来例においては、応力制御膜を一旦形成してしまうと、その膜自体が有する応力(以下、真性応力という)をその膜を取り替えない限り、変更することができなかった。
【0008】
また、応力制御膜の真性応力は、個々の成膜条件や加工条件、製造プロセスの履歴により影響を受け、半導体装置の製造が進むに従い膜応力の調整が難しくなるという課題があった。
【0009】
更に、nMOSFETとpMOSFETとは、そのトランジスタの特性改善のためのチャネル形成領域に発生させるべく応力が互いに異なる。そのために、同一工程で形成した応力制御膜をnMOSFETとpMOSFETの両方に同時に適用し難く、そのために、それぞれ異なる応力制御膜を異なる成膜条件にて個別に形成しなければならず、半導体装置の製造工程が増加するという課題があった。
【課題を解決するための手段】
【0010】
本発明は上記課題を解決するために以下の手段を講じた。
【0011】
請求項1に係る本発明においては、基板上にトランジスタを形成する工程と、前記トランジスタに応力を発生させる応力制御膜を形成する工程と、前記応力制御膜を形成した後に前記応力制御膜に熱処理又はプラズマ処理を施して応力制御膜の応力を調整する工程と、を有する半導体装置の製造方法とした。
【0012】
請求項2に係る本発明においては、前記熱処理は、少なくとも500℃を超える温度の熱処理であることを特徴とする請求項1に記載の半導体装置の製造方法とした。
【0013】
請求項3に係る本発明においては、前記トランジスタは電界効果トランジスタであり、前記応力制御膜は前記電界効果トランジスタのチャネル形成領域に応力を発生させる応力制御膜であって、前記熱処理を施す工程は、前記応力制御膜の応力を、引張り応力が増大する方向に調整する工程であることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法とした。
【0014】
請求項4に係る本発明においては、半導体基板上に第一チャネル形成領域を有する第一導電型電界効果トランジスタと第二チャネル形成領域を有する第二導電型電界効果トランジスタとを形成する工程と、前記第一チャネル形成領域及び第二チャネル形成領域に応力を発生させる応力制御膜を前記第一導電型電界効果トランジスタ及び前記第二導電型電界効果トランジスタの上に形成する工程と、前記応力制御膜の上にマスク層を形成する工程と、前記第二導電型電界効果トランジスタの上の前記マスク層を除去する工程と、前記マスク層が除去された部分の応力制御膜にプラズマ処理を施す工程と、を有する半導体装置の製造方法とした。
【0015】
請求項5に係る本発明においては、前記プラズマ処理は、アンモニア又は水素を含むガスによるプラズマ処理であることを特徴とする請求項1又は請求項4に記載の半導体装置の製造方法とした。
【0016】
請求項6に係る本発明においては、前記プラズマ処理を施す工程は、前記応力制御膜の応力を、引張り応力が減少する方向に調整する工程であることを特徴とする請求項1又は請求項4に記載の半導体装置の製造方法とした。
【発明の効果】
【0017】
本発明によれば、トランジスタの上に応力を発生させる応力制御膜を形成後に、熱処理又はプラズマ処理を施して、当該応力制御膜自体の有する応力(以下真性応力という)を増大あるいは緩和させることができる。そのために、応力制御膜の真性応力が成膜条件や製造プロセス途中の他の処理条件によって変動したとしても、成膜した膜自体を変更することなく応力を変更することが可能となり、所望の応力をトランジスタに発生させることができる。
【0018】
更に本発明によれば、第一導電型電界効果トランジスタと第二導電型電界効果トランジスタの上に応力制御膜を成膜し、その後第二導電型電界効果トランジスタの上の当該膜にプラズマ処理を施すようにしたので、同一の応力制御膜を用いて異なる電界効果トランジスタの異なるチャネル形成領域に異なる応力を独立して発生させることができる。そのために、製造プロセスが簡略化できるとともに、応力制御膜の形成条件や製造プロセス途中の他の処理条件による変動を緩和しながら、それぞれの電界効果トランジスタの性能を向上させることができる。
【発明を実施するための最良の形態】
【0019】
本発明による実施の形態における半導体装置の製造方法は、まず基板上にトランジスタを形成する。基板としては単結晶シリコンからなる半導体基板を用いることができる。また、酸化物の上に単結晶シリコンを気相成長あるいは貼り合わせたSOI(Silicon On Insulator)基板を使用することができる。トランジスタとしては電界効果トランジスタを使用することができる。電界効果トランジスタは、例えば次のようにして形成される。半導体基板の主面にゲート絶縁膜を介してゲート電極を選択的に形成し、そのゲート電極をマスクとして不純物をイオン注入し、ソース領域とドレイン領域を形成し、このソース領域とドレイン領域の間のゲート絶縁膜直下にチャネル形成領域を形成する。
【0020】
次に、ゲート電極の上に応力制御膜を堆積させる。応力制御膜として、シリコン窒化膜やシリコン酸化膜などの絶縁膜を使用することができる。また、これらの膜の他に、チャネル形成領域に必要な応力を生じさせるものであれば他の絶縁膜、絶縁膜と導電膜を組み合わせた複合膜、あるいは複数層からなる膜等も使用することができる。次に、熱処理、あるいは、アンモニア又は水素のガスによるプラズマ処理を施す。熱処理は温度500℃以上とするのが望ましい。応力制御膜を堆積し必要な加工を行った後に、この熱処理を行うことにより、チャネル形成領域に発生させる応力、例えば引張り応力を増大させる方向に変化させることができる。また、アンモニアや水素を混入したガスのプラズマを生成させ、応力制御膜をこのプラズマに晒すことによりプラズマ処理を行う。このプラズマ処理を行うことにより応力制御膜の真性応力が変化して、チャネル形成領域に発生させる応力、例えば引張り応力を減少させる方向に変化させることができる。
【0021】
本発明による他の実施の形態における半導体装置の製造方法は、まず、半導体基板の主表面に第一チャネル形成領域を有する第一導電型電界効果トランジスタと第二チャネル形成領域を有する第二導電型電界効果トランジスタとを形成する。第一導電型電界効果トランジスタとしてnチャネル型電界効果トランジスタを、第二導電型電界効果トランジスタとしてpチャネル型電界効果トランジスタを形成することができる。また、形成する応力制御膜の材質や特性相違に応じて、第一導電型電界効果トランジスタをpチャネル型電界効果トランジスタとし、第二導電型電界効果トランジスタをnチャネル型電界効果トランジスタとしてもよい。
【0022】
次に、第一導電型電界効果トランジスタと第二導電型電界効果トランジスタの上に応力制御膜を堆積する。次に、第一導電型電界効果トランジスタの上にマスク層を形成し、次に、第二導電型電界効果トランジスタの上のマスク層をフォトリソグラフィ及びエッチング技術により除去する。マスク層としてフォトレジストを使用すれば、製造工程をより簡単化することできる。あるいは、シリコン酸化膜やシリコン窒化膜等を使用することもできる。
【0023】
次に、半導体基板をアンモニア又は水素を導入したプラズマ処理を行い、第二導電型電界効果トランジスタの上の応力制御膜を当該プラズマに晒す。その結果、第一導電型電界効果トランジスタの上の応力制御膜と第二導電型電界効果トランジスタの上の応力制御膜とはそれぞれ異なる真性応力を有することになり、その下部の第一チャネル形成領域及び第二チャネル形成領域にそれぞれ異なる応力を発生させることができる。
【0024】
以下、図1から図10を用いて本実施の形態における半導体装置の製造方法について詳細に説明する。
【0025】
図1は、本実施の形態における半導体装置の製造方法を示す半導体基板の模式的断面図である。半導体基板1を用意する。半導体基板としてシリコン単結晶基板を用いている。
【0026】
半導体基板1の主面に素子分離領域2を形成する。まず、半導体基板1の表面に減圧CVD(Low Pressure Chemical Vapor Deposition)によりシリコン窒化膜を堆積させ、フォトリソグラフィ及びエッチングにより、素子分離領域2とすべき領域のシリコン窒化膜及び半導体基板1を順次選択的に除去して浅いトレンチを形成する。次に、このトレンチに減圧CVDによりシリコン酸化膜を堆積させてそのトレンチを埋め込む。その後、化学的機械的研磨(CMP:Chemical Mechanical Polish)を施して平坦化し、続いて酸素雰囲気中で熱酸化を行って酸化膜を緻密化し、素子分離領域2を形成する。
【0027】
次に、ゲート絶縁膜3及びゲート電極4を形成する。ゲート絶縁膜3は半導体基板1の表面を熱酸化して形成し、その上にポリシリコンを減圧CVDにより堆積する。次に、フォトリソグラフィ及びエッチングによりポリシリコンを選択的に除去してゲート電極4を形成する。次に、ゲート電極4をマスクとしてイオン注入を行いLDD(Lightly
Doped Drain)領域を形成する。nチャネル型電界効果トランジスタの場合には砒素(As)又は燐(P)をイオン注入し、pチャネル型電界効果トランジスタの場合にはボロン(B)をイオン注入する。次に、プラズマCVDによりシリコン窒化膜とシリコン酸化膜を堆積し、異方性エッチングを施してゲート電極4にゲートサイドウオール5を形成する。次に、ゲート電極4及びゲートサイドウオール5をマスクとしてイオン注入を行い、ソース領域6とドレイン領域7を形成する。nチャネル型電界効果トランジスタの場合には砒素をイオン注入し、pチャネル型電界効果トランジスタの場合にはボロンをイオン注入する。次に、半導体基板1の全面にコバルトをスパッタリングにより堆積し、次に瞬時熱処理(RTA:Rapid Thermal Anneal)を行って、ソース領域6、ドレイン領域7及びゲート電極4の上のコバルトをシリサイド化(CoSi)した導電層8を形成する。
【0028】
このようにして、半導体基板1の主面に電界効果トランジスタを形成する。そしてゲート電極4の直下であってソース領域6とドレイン領域7の間の半導体基板1の表面近傍にチャネル形成領域9を形成する。
【0029】
図2は、応力制御膜10を電界効果トランジスタの上に形成した半導体装置の製造方法を示す半導体基板の模式的断面図である。応力制御膜10としてはシリコン窒化膜を用いた。シリコン窒化膜は有機系ソースガスを用い熱分解により成膜した。より具体的には、原料としてBTBAS(bis(tert−butylamino)silane)およびアンモニアを用いて減圧熱CVD(Low Pressure Thermal Chemical Vapor Deposition)法により成膜した。BTBASの他にシラン(SiH4)及びアンモニア(NH3)等のガスを用いて、熱CVD法、減圧CVD法あるいはPCVD(Plasma Chemical Vapor Deposition)法などによって成膜することもできる。
【0030】
次に、応力制御膜10であるシリコン窒化膜に熱処理を施して、シリコン窒化膜の真性応力を変化させる。図3は、熱処理によるシリコン窒化膜の真性応力の変化を示している。グラフ11が温度を上昇させたときの各温度での引張り応力を示し、グラフ12が温度を降下させたときの各温度における引張り応力を示している。室温から温度600℃まで上昇していくと、温度500℃を超えたあたりから膜の引張り応力が増大し、室温では1750MPa(メガ パスカル:106N/m2)程度だった引張り応力が最大2500MPaまで達している。その後、室温まで降温すると引張り応力も減少していくが、初期引張り応力よりも1.2倍大きい2050MPaで安定した。このように、応力制御膜10を熱処理することにより、その応力を変更することができる。熱処理温度は500℃を超える温度が望ましく、更に、600℃の熱処理を施すことにより応力をより増大させることができる。
【0031】
次に、上記熱処理に代えて応力制御膜10であるシリコン窒化膜にプラズマ処理を施して、シリコン窒化膜の真性応力を変化させる実施の形態を説明する。
【0032】
図4は、応力制御膜10にプラズマ処理を施している半導体装置の製造方法を示す半導体基板の模式的断面図である。応力制御膜10は上記と同様に成膜したシリコン窒化膜である。この応力制御膜10をアンモニア又は水素を導入したガスのプラズマ13に晒してプラズマ処理を行う。アンモニアのプラズマ処理は、例えば、アンモニアガスを1600sccm(standard cc/min、1atm)、キャリアガスとして窒素1600sccmをチャンバーに導入し、RF(Radio Frequency)プラズマ電力を700ワット(W)から1000W供給してプラズマをたてて行う。水素のプラズマ処理は、例えば、水素ガス1000sccmをチャンバーに導入し、RFプラズマ電力を300Wから700W供給してプラズマをたてて行う。
【0033】
図5はシリコン窒化膜をアンモニアのプラズマに晒したときの引張り応力の変化を示している。横軸はプラズマ電力で縦軸は引張り応力を表している。グラフ14が処理前の、グラフ15が処理後の引張り応力をそれぞれ示す。この図より、プラズマ処理を施すことにより、引張り応力を減少させることができるとともに、プラズマパワーが大きいほど引張り応力が大きく減少することが理解できる。
【0034】
図6は水素をプラズマに晒したときの引張り応力の変化を示している。横軸はプラズマのパワーで縦軸は引張り応力を表している。グラフ16が処理前の、グラフ17が処理後の引張り応力をそれぞれ示す。図6より、プラズマ処理を施すことにより、応力制御膜10の引張り応力が減少し、また、プラズマ電力が大きいほど引張り応力の減少が大きくなることが理解できる。
【0035】
以上のように、応力制御膜に熱処理やプラズマ処理を施すことにより、成膜後にその真性応力を変化させることができる。応力制御膜はその下方に位置する領域に応力を発生させる。すなわち、応力制御膜の真性応力が変化すれば、その下方に位置する電界効果トランジスタのチャネル形成領域に発生する応力も変化する。一般に、応力制御膜の真性応力が引張り応力の場合には、電界効果トランジスタのチャネル形成領域にも引張り応力が発生する。このように、トランジスタのチャネル形成領域の応力を、応力制御膜を形成した後に変化させることができる。
【0036】
図7は、本実施の形態における他の半導体装置の製造方法を示す半導体基板の模式的断面図である。本実施の形態は、nチャネル型電界効果トランジスタ(以下nFETと記す)とpチャネル型電界効果トランジスタ(以下pFETと記す)とを半導体基板の主面に形成して応力制御膜を適用したものである。
【0037】
まず、半導体基板21の主面に減圧CVDによりシリコン窒化膜を堆積させ、フォトリソグラフィ及びエッチングにより、素子分離領域22とすべき領域のシリコン窒化膜及び半導体基板21を順次選択的に除去して浅いトレンチを形成する。次に、このトレンチに減圧CVDによりシリコン酸化膜を堆積させてそのトレンチを埋め込む。その後、化学的機械的研磨を施して平坦化し、続いて酸素雰囲気中で熱酸化を行って酸化膜を緻密化し、素子分離領域22を形成する。
【0038】
次に、ゲート絶縁膜23、24及びゲート電極25、26を形成する。ゲート絶縁膜23、24は半導体基板21の表面を熱酸化して形成し、その上にポリシリコンを減圧CVDにより堆積させ、フォトリソグラフィ及びエッチングにより選択的に除去してポリシリコンから成るゲート電極25、26を形成する。次に、半導体基板21の表面左側であるnFET領域にゲート電極25をマスクとして燐をイオン注入してLDD(Lightly Doped Drain)領域を形成し、同様に、半導体基板21の表面右側であるpFET領域にゲート電極26をマスクとしてボロンをイオン注入してLDD領域を形成する。次に、プラズマCVDによりシリコン窒化膜とシリコン酸化膜を堆積し、異方性エッチングを施してゲート電極25、26にゲートサイドウオール27、28を形成する。次に、nFET領域にゲート電極25とそのゲートサイドウオール27をマスクとして砒素をイオン注入してソース領域29及びドレイン領域30を形成する。同様に、pFET領域にゲート電極26とそのゲートサイドウオール28をマスクとしてボロンをイオン注入してソース領域31及びドレイン領域32を形成する。
【0039】
次に、半導体基板21の上方より全面にコバルトをスパッタリングにより堆積し、次に瞬時熱処理(RTA:Rapid Thermal Anneal)を行って、ソース領域29、31及びドレイン領域30、32、更に、ポリシリコンから成るゲート電極25、26の上のコバルトをシリサイド化(CoSi)した導電層33、34を形成する。その他の領域、例えば素子分離領域22の上のコバルトを除去する。
【0040】
このようにして、nFET及びpFETを半導体基板21の主面に形成する。なお、ゲート絶縁膜23の下のソース領域29とドレイン領域30の間の半導体基板21にnFETのnチャネル形成領域40が形成され、ゲート絶縁膜24の下のソース領域31とドレイン領域32の間の半導体基板21にpFETのpチャネル形成領域41が形成される。
【0041】
図8は、上記nFET及びpFETの上に応力制御膜35を堆積した半導体装置の製造方法を示す半導体基板の模式的断面図である。応力制御膜35としては、シリコン窒化膜を熱CVD法あるいは減圧CVD法等により堆積する。より具体的には、シリコン窒化膜は有機系ソースガスを用い熱分解により成膜する。原料としてBTBASおよびアンモニアを用いた減圧熱CVD法により成膜することができる。BTBASの他にシラン及びアンモニア等のガスを用いて、熱CVD法、減圧CVD法あるいはPCVD法などによって成膜することもできる。また、シリコン窒化膜の他にシリコン酸化膜や他の材料を使用することもできる。
【0042】
図9は、応力制御膜35の上にマスク層を選択的に形成した半導体装置の製造方法を示す半導体基板の模式的断面図である。マスク層36としてフォトレジストを使用した。フォトレジストを塗布した後に乾燥し、フォトリソグラフィ技術によりpFETの上のフォトレジストを除去し、応力制御膜35の表面を露出させてマスク層36を形成する。なお、マスク層として、フォトレジストに代えてシリコン酸化膜やシリコン窒化膜等を使用することもできる。後に行われるプラズマ処理において、nFETの上の応力制御膜35がプラズマに晒されないように遮断する機能があればよいからである。
【0043】
図10は、上記マスク層36が形成された半導体基板21のプラズマ処理を施している半導体装置の製造方法を示す半導体基板の模式的断面図である。プラズマ処理はアンモニア又は水素のプラズマ37により行う。アンモニアのプラズマ処理は、例えば、アンモニアガスを1600sccm、キャリアガスとして窒素1600sccmをチャンバーに導入し、RF(Radio Frequency)プラズマ電力を700ワット(W)から1000W供給してプラズマをたてて行う。水素のプラズマ処理は、例えば、水素ガス1000sccmをチャンバーに導入し、RFプラズマ電力を300Wから700W供給してプラズマをたてて行う。
【0044】
nFETの上の応力制御膜35に対してはマスク層36によりプラズマにより発生した粒子の進入が遮断され、pFETの上の応力制御膜35に対してはプラズマ処理が施される。プラズマ処理が施された応力制御膜35は引張り応力が減少する方向にその真性応力が変更される。
【0045】
この結果、nチャネル形成領域40に発生する引張り応力に対して、pチャネル形成領域に発生する引っ張り応力を緩和させることができる。一般に、nFETは、nチャネル形成領域に発生する引張り応力が大きいほうが、キャリア移動度が高くなり、性能が向上する。一方、pFETは、pチャネル形成領域に発生する引張り応力を緩和させたほうが、キャリア移動度が高くなり、性能が向上する。
【0046】
すなわち、本実施の形態における半導体装置の製造方法によれば、応力制御膜の必要な箇所にプラズマ処理を施すことができるため、nFETとpFETの両方の特性を単一の応力制御膜により向上させることができる。そのために、製造工程を簡略化することができる。
【0047】
以上、本実施の形態について詳細に説明したが、上記実施の形態において、プラズマ処理の前に熱処理を施し、次にプラズマ処理を施しても本発明の効果が得られる。
【図面の簡単な説明】
【0048】
【図1】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図2】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図3】熱処理温度と引張り応力の関係を示すグラフ。
【図4】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図5】アンモニアを含むプラズマ処理による、プラズマパワーと引張り応力の関係を示すグラフ。
【図6】水素を含むプラズマ処理による、プラズマパワーと引張り応力の関係を示すグラフ。
【図7】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図8】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図9】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図10】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図11】従来公知のDSL技術を用いた半導体装置の製造プロセス途中を示す模式的断面図。
【符号の説明】
【0049】
1、21 半導体基板
2、22 素子分離領域
3、23、24 ゲート絶縁膜
4、25、26 ゲート電極
5、27、28 ゲートサイドウオール
6、29、31 ソース領域
7、30、32 ドレイン領域
8、33、34 導電層
9 チャネル形成領域
10 応力制御膜
13、37 プラズマ
35 応力制御膜
36 マスク層
40 nチャネル形成領域
41 pチャネル形成領域
【特許請求の範囲】
【請求項1】
基板上にトランジスタを形成する工程と、
前記トランジスタに応力を発生させる応力制御膜を形成する工程と、
前記応力制御膜を形成した後に前記応力制御膜に熱処理又はプラズマ処理を施して応力制御膜の応力を調整する工程と、を有する半導体装置の製造方法。
【請求項2】
前記熱処理は、少なくとも500℃を超える温度の熱処理であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記トランジスタは電界効果トランジスタであり、前記応力制御膜は前記電界効果型トランジスタのチャネル形成領域に応力を発生させる応力制御膜であって、前記熱処理を施す工程は、前記応力制御膜の応力を、引張り応力が増大する方向に調整する工程であることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
【請求項4】
半導体基板上に第一チャネル形成領域を有する第一導電型電界効果トランジスタと第二チャネル形成領域を有する第二導電型電界効果トランジスタとを形成する工程と、
前記第一チャネル形成領域及び第二チャネル形成領域に応力を発生させる応力制御膜を前記第一導電型電界効果トランジスタ及び前記第二導電型電界効果トランジスタの上に形成する工程と、
前記応力制御膜の上にマスク層を形成する工程と、
前記第二導電型電界効果トランジスタの上の前記マスク層を除去する工程と、
前記マスク層が除去された部分の応力制御膜にプラズマ処理を施す工程と、を有する半導体装置の製造方法。
【請求項5】
前記プラズマ処理は、アンモニア又は水素を含むガスによるプラズマ処理であることを特徴とする請求項1又は請求項4に記載の半導体装置の製造方法。
【請求項6】
前記プラズマ処理を施す工程は、前記応力制御膜の応力を、引張り応力が減少する方向に調整する工程であることを特徴とする請求項1又は請求項4に記載の半導体装置の製造方法。
【請求項1】
基板上にトランジスタを形成する工程と、
前記トランジスタに応力を発生させる応力制御膜を形成する工程と、
前記応力制御膜を形成した後に前記応力制御膜に熱処理又はプラズマ処理を施して応力制御膜の応力を調整する工程と、を有する半導体装置の製造方法。
【請求項2】
前記熱処理は、少なくとも500℃を超える温度の熱処理であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記トランジスタは電界効果トランジスタであり、前記応力制御膜は前記電界効果型トランジスタのチャネル形成領域に応力を発生させる応力制御膜であって、前記熱処理を施す工程は、前記応力制御膜の応力を、引張り応力が増大する方向に調整する工程であることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
【請求項4】
半導体基板上に第一チャネル形成領域を有する第一導電型電界効果トランジスタと第二チャネル形成領域を有する第二導電型電界効果トランジスタとを形成する工程と、
前記第一チャネル形成領域及び第二チャネル形成領域に応力を発生させる応力制御膜を前記第一導電型電界効果トランジスタ及び前記第二導電型電界効果トランジスタの上に形成する工程と、
前記応力制御膜の上にマスク層を形成する工程と、
前記第二導電型電界効果トランジスタの上の前記マスク層を除去する工程と、
前記マスク層が除去された部分の応力制御膜にプラズマ処理を施す工程と、を有する半導体装置の製造方法。
【請求項5】
前記プラズマ処理は、アンモニア又は水素を含むガスによるプラズマ処理であることを特徴とする請求項1又は請求項4に記載の半導体装置の製造方法。
【請求項6】
前記プラズマ処理を施す工程は、前記応力制御膜の応力を、引張り応力が減少する方向に調整する工程であることを特徴とする請求項1又は請求項4に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2007−5627(P2007−5627A)
【公開日】平成19年1月11日(2007.1.11)
【国際特許分類】
【出願番号】特願2005−185116(P2005−185116)
【出願日】平成17年6月24日(2005.6.24)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成19年1月11日(2007.1.11)
【国際特許分類】
【出願日】平成17年6月24日(2005.6.24)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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