半導体装置及びその製造方法
【課題】 半導体装置及びその製造方法に関し、高誘電率膜を用いた相補型トランジスタの実効仕事関数を調整して適切なしきい値電圧を実現する際に、エッチング工程数を低減するとともに、エッチングダメージの発生を回避する。
【解決手段】 ｎチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第１のゲート絶縁膜と第１金属ゲート電極との間にアルミニウム膜を設けるとともに、ｐチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第２ゲート絶縁膜と第２金属ゲート電極との間に酸化アルミニウム膜を設ける。
【解決手段】 ｎチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第１のゲート絶縁膜と第１金属ゲート電極との間にアルミニウム膜を設けるとともに、ｐチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第２ゲート絶縁膜と第２金属ゲート電極との間に酸化アルミニウム膜を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、例えば、高誘電率膜をゲート絶縁膜としたＭＩＳ型半導体装置における実効仕事関数の調整手段に関するものである。
【背景技術】
【０００２】
近年、ＭＩＳ型半導体装置においては、ゲート絶縁膜に高誘電材料を用いて特性の向上が図られてきている。例えば、ＨｆＯ２やＨｆＳｉＯＮ等のハフニウム系の材料を用いたゲート絶縁膜ではそれまでのシリコン酸窒化膜よりも比誘電率を３倍以上にすることができ、リーク電流の低減に大きな効果があった。
【０００３】
しかしながら、高誘電材料を用いた場合、ゲート絶縁膜中の固定電荷やゲート絶縁膜界面でのダイポールにより、実効仕事関数が変調されてしきい値電圧が大きくなり十分なオン電流が得られないという問題があった。
【０００４】
そこで、実効仕事関数を変調するために、ｎチャネル型ＭＩＳＦＥＴの高誘電材料ゲート絶縁膜上にランタン酸化膜を成膜して実効仕事関数を、ｎチャネル型ＭＩＳＦＥＴに必要な４．８ｅＶに近づけている。一方、ｐチャネル型ＭＩＳＦＥＴでは、高誘電材料ゲート絶縁膜上にアルミニウム酸化膜を成膜して実効仕事関数を、ｐチャネル型ＭＩＳＦＥＴに必要な４．０ｅＶに近づけている（例えば、特許文献１或いは非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１１１２３５号公報
【非特許文献】
【０００６】
【非特許文献１】Ｈ．Ｊ．Ｌｉ ａｎｄ Ｍ．Ｉ．Ｇａｒｄｎｅｒ，”Ｄｕａｌ Ｈｉｇｈ−ｋ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃ Ｗｉｔｈ ＰｏｌｙＧａｔｅ Ｅｌｅｃｒｏｄｅ：ＨｆＳｉＯＮ ｏｎ ｎＭＯＳ ａｎｄ Ａｌ2 Ｏ3 Ｃａｐｐｉｎｇ ｌａｙｅｒ ｏｎ ｐＭＯＳ”，ＩＥＥＥ ＥＤＬ，２００５，ｐ．ｐ．４４１−４４４
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のように、仕事関数を調整するために、２つの領域のゲート絶縁膜上に異なる種類の酸化膜をそれぞれ形成する場合、大きく分けて２つの方法がある。例えば、全面に第１の領域に形成するためのゲート絶縁膜と第１の調整用酸化膜を形成し、第２の領域に形成したゲート絶縁膜と第１の調整用酸化膜を除去する。次いで、全面にゲート絶縁膜と第２の調整用酸化膜を形成し、第１の領域に形成したゲート絶縁膜と第２の酸化膜を除去する場合がある。
【０００８】
或いは、ゲート絶縁膜及び第１の調整用酸化膜を形成したのち、第１の調整用酸化膜のうち第２の領域上に形成した部分を除去し、次いで、全面に第２の調整用酸化膜を形成したのち、第２の調整用酸化膜のうち第１の領域上に形成された部分を除去する場合がある。
【０００９】
前者ではゲート絶縁膜を２回形成する必要があり工程数が増加するとともに、一度成膜したゲート絶縁膜を除去するために必要以上に基板にエッチングの影響を及ぼし、特性および信頼性が劣化する可能性があるという問題がある。一方、後者は絶縁膜上の酸化膜を除去する際のエッチングの作用がゲート絶縁膜に及ぶため信頼性が劣化する可能性があるという問題がある。
【００１０】
したがって、本発明は、高誘電率膜を用いた相補型トランジスタの実効仕事関数を調整して適切なしきい値電圧を実現する際に、エッチング工程数を低減するとともに、エッチングダメージの発生を回避することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一観点からは、ｎチャネル絶縁ゲートトランジスタとｐチャネル絶縁ゲートトランジスタとを有する半導体装置であって、前記ｎチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第１のゲート絶縁膜と第１金属ゲート電極との間にアルミニウム膜を有するとともに、前記ｐ型ャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第２のゲート絶縁膜と第２金属ゲート電極との間に酸化アルミニウム膜を有することを特徴とする半導体装置が提供される。
【００１２】
また、本発明の別の観点からは、半導体基板にｎ型領域及びｐ型領域を形成する工程と、前記ｎ型領域及び前記ｐ型領域の表面にＳｉＯ２より誘電率の高いゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にアルミニウム膜を形成する工程と、前記アルミニウム膜上に第１金属ゲート膜を形成する工程と、前記ｎ型領域上に設けた前記第１金属ゲート膜を選択的に除去し、前記ｎ型領域上に設けた前記アルミニウム膜を選択的に露出させる工程と、露出した前記アルミニウム膜を酸化して酸化アルミニウム膜にする工程と、前記酸化アルミニウム膜上に第２金属ゲート膜を形成する工程とを少なくとも有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
開示の半導体装置及びその製造方法によれば、ｎチャネル型ＭＩＳＦＥＴの実効的仕事関数をＡｌ極薄膜で調整するとともに、ｐチャネル型ＭＩＳＦＥＴの実効的仕事関数をＡｌ極薄膜の酸化物で調整しているので、エッチング工程数を低減するとともに、エッチングダメージの発生を回避することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態の半導体装置の概念的断面図である。
【図２】実効的仕事関数のＡｌ膜厚依存性の説明図である。
【図３】本発明の実施例１の半導体装置の製造工程の途中までの説明図である。
【図４】本発明の実施例１の半導体装置の製造工程の図３以降の途中までの説明図である。
【図５】本発明の実施例１の半導体装置の製造工程の図４以降の途中までの説明図である。
【図６】本発明の実施例１の半導体装置の製造工程の図５以降の途中までの説明図である。
【図７】本発明の実施例１の半導体装置の製造工程の図６以降の説明図である。
【図８】本発明の実施例２の半導体装置の製造工程の途中までの説明図である。
【図９】本発明の実施例２の半導体装置の製造工程の図８以降の途中までの説明図である。
【図１０】本発明の実施例２の半導体装置の製造工程の図９以降の途中までの説明図である。
【図１１】本発明の実施例２の半導体装置の製造工程の図１０以降の途中までの説明図である。
【図１２】本発明の実施例２の半導体装置の製造工程の図１１以降の途中までの説明図である。
【図１３】本発明の実施例２の半導体装置の製造工程の図１２以降の説明図である。
【発明を実施するための形態】
【００１５】
ここで、図１及び図２を参照して、本発明の実施の形態の半導体装置を説明する。図１は本発明の実施の形態の半導体装置の概念的断面図であり、ｎチャネル絶縁ゲート型トランジスタ１のゲート絶縁膜３とゲート電極６との間に０．５原子層乃至２．０原子層のアルミニウム膜４を設けて仕事関数を小さくしてしきい値電圧を小さくする。
【００１６】
一方、ｐチャネル絶縁ゲート型トランジスタ２のゲート絶縁膜３とゲート電極６との間に０．５原子層乃至２．０原子層のアルミニウム膜４を酸化した酸化アルミニウム膜５を設けて仕事関数を大きくしてしきい値電圧を小さくする。
【００１７】
図２は、実効的仕事関数のＡｌ膜厚依存性の説明図である。ここでは、ＴｉＮ単層膜、下層に１原子層のＡｌ膜を設けたＡｌ１層／ＴｉＮ、下層に２原子層のＡｌ膜を設けたＡｌ２層／ＴｉＮ、及び、Ａｌ単層膜の４つのゲート構造の実効的仕事関数の第一原理計算に基づく結果を示している。
【００１８】
図２に示すように、ゲート絶縁膜３とＴｉＮ膜７との間に１原子層のアルミニウム膜４がある場合、実効的仕事関数は０．２１ｅＶ下がって４．３０ｅＶとなる。アルミニウム膜４を２原子層にした場合に４．１８ｅＶまで下がり、アルミニウムの実効仕事関数に近づいていく。
【００１９】
一方、ｐチャネル型ＭＩＳＦＥＴにおいては、上述の非特許文献１にも示されているように、ハフニウム酸化膜上に酸化アルミニウム膜５を形成することで実効仕事関数が大きくなり、しきい値電圧は小さくなる。
【００２０】
しかしながら、アルミニウム膜３の膜厚を厚くするほど、酸化によって形成される酸化アルミニウム膜４の膜厚も厚くなり、ゲート絶縁膜全体としての電気的容量が減少してしまう。
【００２１】
例えば、アルミニウム膜３を２原子層積層した後に酸化して得られる酸化アルミニウム膜５の膜厚は０．８ｎｍ程度になり、これは電気的容量に換算した酸化シリコン膜の０．２ｎｍ程度となる。これ以上換算膜厚が大きくなると、１ｎｍ程度の酸化シリコン換算膜厚のゲート絶縁膜を有するデバイスの電気的容量を大幅に減少させることになり特性が劣化する。したがって成膜するアルミニウム膜３は２原子層以下であることが必要となる。なお、アルミニウム膜３を挿入する効果を保つためには、０．５原子層は必要であり、好適には１原子層乃至２原子層とする。この場合の原子層は成膜レートから換算した膜厚である。
【００２２】
また、ゲート絶縁膜３としては、ＨｆＯ２、（ＨｆＺｒ）Ｏ２、ＨｆＳｉＯＮ等の少なくともハフニウム（Ｈｆ）を含む高誘電率材料が好適である。
【００２３】
また、ゲート電極６としては、パターニング精度を良好にするとともに、エッチング工程において他にダメージを与えないために、下層側をＴｉＮ膜７とし上層側を多結晶シリコン膜８とした積層構造が好適である。即ち、ＴｉＮ膜７だけでゲート電極６を構成するとウエットエッチング工程であるのでパターニング精度が充分ではない。一方、多結晶シリコン膜８だけでゲート電極６を形成した場合には、パターン精度は良好であるものの多結晶シリコン膜８のエッチング工程においてゲート絶縁膜等の他の構成にエッチングダメージを与える虞がある。
【００２４】
また、エクステンション領域やソース・ドレイン領域の形成工程においては、夫々サイドウォールを設けるが、この場合のサイドウォールはシリコン酸化膜でも良いし或いはシリコン窒化膜でも良く、両者を組み合わせても良い。
【００２５】
なお、ソース・ドレイン領域等をダミーゲートを用いて形成する場合には、ゲート電極６は単層のＴｉＮ膜７で構成しても良い。また、ダミーゲートは、パターニング精度を良好にするとともに、エッチング工程において他にダメージを与えないために、下層側をＴｉＮ膜７とし上層側を多結晶シリコン膜８とした積層構造が好適である。但し、この場合には、シリサイド電極の形成工程においてダミーゲートの表面がシリサイド化されないようにシリコン窒化膜等をカバー膜として設けることが望ましい。
【００２６】
また、ソース・ドレイン領域の表面及び多結晶シリコン膜８の表面に形成するシリサイド電極としてはより低抵抗なＮｉシリサイド電極が好適であるが、Ｃｏシリサイド等の他のシリサイド材料を用いても良い。
【００２７】
なお、本発明においては、上述のように、酸化アルミニウム膜５はアルミニウム膜６を選択的に露出させて酸化により形成する。したがって、ゲート絶縁膜３の形成は１度であり、また、ゲート絶縁膜３そのものに対するエッチングの作用を最小限にすることができる。それによって、適切な実効仕事関数を有したｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを有する半導体装置を、高い信頼性を持ちつつ、容易に形成することができる。
【実施例１】
【００２８】
以上を前提として、次に、図３乃至図７を参照して本発明の実施例１の半導体装置の製造工程を説明する。まず、図３（ａ）に示すように、ｐ型シリコン基板１１上に酸化膜１２及びＳｉＮ膜１３を順次形成し、通常のフォトエッチング工程で酸化膜１２及びＳｉＮ膜１３をパターニングする。次いで、パターニングした酸化膜１２及びＳｉＮ膜１３をマスクとしｐ型シリコン基板１１の露出をエッチングして素子分離溝１４を形成する。
【００２９】
次いで、図３（ｂ）に示すように、全面にシリコン酸化膜を素子分離溝１４を埋め込むように成膜したのち、ＣＭＰ（化学機械研磨）処理を行うことによりＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の埋込絶縁膜１５を形成する。
【００３０】
次いで、図３（ｃ）に示すように、酸化膜１２及びＳｉＮ膜１３を薬液除去して、ｐ型シリコン基板１１の表面を露出させる。この露出した領域が素子形成領域となる。
【００３１】
次いで、図３（ｄ）に示すように、フォトレジストによるパターニングとイオン注入を交互に行って、一方の素子形成領域にＢを選択的に注入してｐ型ウエル領域１６を形成し、他方の素子形成領域にＰを選択的に注入してｎ型ウエル領域１７を形成する。
【００３２】
次いで、図４（ｅ）に示すように、ＣＶＤ法を用いてゲート絶縁膜となる厚さが、例えば、２ｎｍのＨｆＯ２膜１８を形成したのち、例えば、Ａｌをターゲットとしたスパッタリング法によって、例えば、２原子層のＡｌ膜１９を形成する。
【００３３】
次いで、図４（ｆ）に示すように、全面にゲート電極の一部となる厚さが、例えば、１０ｎｍのＴｉＮ膜２０と、耐酸化及びエッチングダメージを軽減するための厚さが、例えば、３０ｎｍのＳｉＮ膜２１を順次形成する。
【００３４】
次いで、図４（ｇ）に示すように、ｐ型ウエル領域１６を覆うレジストパターン２２を形成し、このレジストパターン２２をマスクとして、露出したＳｉＮ膜２１を例えば、ＲＩＥ（反応性イオンエッチング）により除去する。次いで、露出したＴｉＮ膜２０を例えば、過酸化水素水溶液を用いて除去してアルミニウム膜１９を選択的に露出させる。
【００３５】
次いで、図４（ｈ）に示すように、レジストパターン２２を除去したのち、ＳｉＮ膜２１を耐酸化マスクとしてｐ型ウエル領域１７上に露出したアルミニウム膜１９を酸素雰囲気中で５００℃において熱酸化処理することによりＡｌ２Ｏ３膜２３に変換する。
【００３６】
次いで、図５（ｍ）に示すように、全面にｐチャネル型ＭＩＳＦＥＴのゲート電極の一部となる厚さが、例えば、１０ｎｍのＴｉＮ膜２４と、耐酸化及びエッチングダメージを軽減するための厚さが、例えば、３０ｎｍのＳｉＮ膜２５を順次形成する。
【００３７】
次いで、図５（ｎ）に示すように、ｎ型ウエル領域１７を選択的に覆うようにレジストパターン２６を設ける。次いで、図５（ｏ）に示すように、レジストパターン２２をマスクとして、露出したＳｉＮ膜２５を例えば、ＲＩＥにより除去したのち、露出したＴｉＮ膜２４を例えば、過酸化水素水溶液を用いて除去する。
【００３８】
次いで、図６（ｐ）に示すように、レジストパターン２６を除去したのち、露出したＳｉＮ膜２１，２５を領域により除去する。次いで、図６（ｑ）に示すように、露出したＴｉＮ膜２０，２４上に厚さが、例えば、８０ｎｍの多結晶シリコン膜２７を形成する。
【００３９】
次いで、図６（ｒ）に示すように、レジストパターン（図示は省略）をマスクとして、多結晶シリコン膜２７乃至ＨｆＯ２膜１８を順次エッチングにより除去することによって、幅が、例えば、３２ｎｍのゲート構造を形成する。
【００４０】
次いで、図７（ｓ）に示すように、全面に例えば、ＳｉＮ膜を厚さが５ｎｍになるように堆積させたのち、異方性エッチングを施すことによってサイドウォール２８を形成する。次いで、フォトレジストによるパターニングとサイドウォール２８及びゲート構造をマスクとするイオン注入を交互に行ったのち、活性化熱処理を行って、ｎ型エクテンション領域２９及びｐ型エクステンション領域３０を順次形成する。
【００４１】
なお、ｎ型エクステンション領域２９の形成に際しては、例えば、Ａｓを１ｋｅＶの加速エネルギーで１×１０15ｃｍ-2だけ注入する。一方、ｐ型エクステンション領域３０の形成に際しては、例えば、Ｂを０．５ｋｅＶの加速エネルギーで１×１０15ｃｍ-2だけ注入する。
【００４２】
次いで、図７（ｔ）に示すように、全面に例えば、ＳｉＮ膜を厚さが４０ｎｍになるように堆積させたのち、異方性エッチングを施すことによってサイドウォール３１を形成する。次いで、フォトレジストによるパターニングとサイドウォール３１及びゲート構造をマスクとするイオン注入を交互に行ったのち、活性化熱処理を行って、ｎ+ 型ソース・ドレイン領域３２及びｐ+ 型ソース・ドレイン領域３３を順次形成する。
【００４３】
なお、ｎ+ 型ソース・ドレイン領域３２の形成に際しては、例えば、Ａｓを５ｋｅＶの加速エネルギーで５×１０15ｃｍ-2だけ注入する。一方、ｐ+ 型ソース・ドレイン領域３３の形成に際しては、例えば、Ｂを３ｋｅＶの加速エネルギーで５×１０15ｃｍ-2だけ注入する。
【００４４】
次いで、図７（ｕ）に示すように、全面に厚さが、例えば、１０ｎｍのＮｉ膜を成膜したのち、例えば、４５０℃でアニールして露出したシリコン表面をシリサイド化する。次いで、絶縁膜上に堆積した未反応のＮｉ膜を除去することにより、Ｎｉシリサイド電極３４〜３７を形成する。
【００４５】
以降は、図示を省略するものの、層間絶縁膜を形成したのち、ソース・ドレイン領域に達するプラグを形成し、次いで、必要とする多層配線構造に応じて配線層の形成、層間絶縁膜の形成、接続プラグの形成を繰り返すことによって本発明の実施例１の半導体装置が完成する。
【００４６】
このように、本発明の実施例１においては、ＨｆＯ２膜の成膜工程が一度であるとともに、除去のためのエッチング工程が、ゲート構造の形成工程以外はないのでエッチング工程数が低減するとともに、エッチングダメージの発生を回避することが可能となる。
【実施例２】
【００４７】
次に、図８乃至図１３を参照して、本発明の実施例２の半導体装置の製造工程を説明する。まず、上記の図３（ａ）乃至図３（ｄ）に示したように、ｐ型シリコン基板１１上にＳＴＩ構造の埋込絶縁膜１５を形成したのち、ｐ型ウエル領域１６及びｎ型ウエル領域１７を形成する。次いで、図８（ａ）に示すように、ＣＶＤ法を用いてゲート絶縁膜となるＨｆＯ２膜１８を形成する。
【００４８】
次いで、図８（ｂ）に示すように、全面にダミーゲートとなる厚さが、例えば、１０ｎｍのＴｉＮ膜３８と、厚さが、例えば、５０ｎｍの多結晶シリコン膜３９、及び、厚さが、例えば、３０ｎｍのカバー膜４０を順次形成する。この場合のカバー膜４０は、ダミーゲートのシリサイド反応を防止するために設けるものであり、例えば、ＳｉＮ膜により形成する。また、多結晶シリコン膜３９はドライエッチングにより精度良くパターニングするために設け、一方、ＴｉＮ膜３８は過酸化水素水溶液等を用いたウエットエッチングによりゲート絶縁膜となるＨｆＯ２膜１８にエッチングダメージを与えないために設ける。
【００４９】
次いで、図８（ｃ）に示すように、レジストパターン（図示は省略）をマスクとして、カバー膜４０乃至ＨｆＯ２膜１８を順次エッチングにより除去することによって、幅が、例えば、３２ｎｍのダミーゲートを形成する。
【００５０】
次いで、図８（ｄ）に示すように、全面に例えば、ＳｉＮ膜を厚さが５ｎｍになるように堆積させたのち、異方性エッチングを施すことによってサイドウォール２８を形成する。次いで、フォトレジストによるパターニングとサイドウォール２８及びダミーゲート構造をマスクとするイオン注入を交互に行ったのち、活性化熱処理を行って、ｎ型エクテンション領域２９及びｐ型エクステンション領域３０を順次形成する。
【００５１】
なお、ｎ型エクステンション領域２９の形成に際しては、例えば、Ａｓを１ｋｅＶの加速エネルギーで１×１０15ｃｍ-2だけ注入する。一方、ｐ型エクステンション領域３０の形成に際しては、例えば、Ｂを０．５ｋｅＶの加速エネルギーで１×１０15ｃｍ-2だけ注入する。
【００５２】
次いで、図９（ｅ）に示すように、全面に例えば、ＳｉＮ膜を厚さが４０ｎｍになるように堆積させたのち、異方性エッチングを施すことによってサイドウォール３１を形成する。次いで、フォトレジストによるパターニングとサイドウォール３１及びダミーゲート構造をマスクとするイオン注入を交互に行ったのち、活性化熱処理を行って、ｎ+ 型ソース・ドレイン領域３２及びｐ+ 型ソース・ドレイン領域３３を順次形成する。
【００５３】
なお、ｎ+ 型ソース・ドレイン領域３２の形成に際しては、例えば、Ａｓを５ｋｅＶの加速エネルギーで５×１０15ｃｍ-2だけ注入する。一方、ｐ+ 型ソース・ドレイン領域３３の形成に際しては、例えば、Ｂを５ｋｅＶの加速エネルギーで５×１０15ｃｍ-2だけ注入する。
【００５４】
次いで、図９（ｆ）に示すように、全面に厚さが、例えば、１０ｎｍのＮｉ膜を成膜したのち、例えば、４５０℃でアニールして露出したシリコン表面をシリサイド化する。次いで、絶縁膜上に堆積した未反応のＮｉ膜を除去することにより、ｎ+ 型ソース・ドレイン領域３２及びｐ+ 型ソース・ドレイン領域３３の表面にＮｉシリサイド電極３４，３６を形成する。
【００５５】
次いで、図９（ｇ）に示すように、全面に例えば、酸化シリコン膜を堆積させたのち、ＣＭＰ処理により平坦化することによってダミーゲートを埋め込む層間絶縁膜４１を形成する。
【００５６】
次いで、図１０（ｈ）に示すように、カバー膜４０、多結晶シリコン膜３９及びＴｉＮ膜３８を順次除去して凹部を形成する。
【００５７】
次いで、図１０（ｉ）に示すように、例えば、Ａｌターゲットを用いたスパッタリング法により２原子層のＡｌ膜１９を形成する。次いで、ゲート電極となるＴｉＮ膜２０を凹部を完全に埋め込むように形成したのち、耐酸化及びエッチングダメージを軽減するための厚さが、例えば、３０ｎｍのＳｉＮ膜２１を順次形成する。
【００５８】
次いで、図１０（ｋ）に示すように、ｐ型ウエル領域１６を覆うレジストパターン４２を形成し、このレジストパターン４２をマスクとして、露出したＳｉＮ膜２１を例えば、ＲＩＥにより除去する。次いで、露出したＴｉＮ膜２０を例えば、過酸化水素水溶液を用いて除去してアルミニウム膜１９を選択的に露出させる。
【００５９】
次いで、図１１（ｌ）に示すように、レジストパターン４２を除去したのち、ＳｉＮ膜２１を耐酸化マスクとしてｐ型ウエル領域１７上に露出したアルミニウム膜１９を酸素雰囲気中で５００℃において熱酸化処理することによりＡｌ２Ｏ３膜２３に変換する。
【００６０】
次いで、図１０（ｍ）に示すように、全面にｐチャネル型ＭＩＳＦＥＴのゲート電極となるＴｉＮ膜２４を凹部を完全に埋め込むように堆積させたのち、耐酸化及びエッチングダメージを軽減するための厚さが、例えば、３０ｎｍのＳｉＮ膜２５を順次形成する。
【００６１】
次いで、図１２（ｎ）に示すように、ｎ型ウエル領域１７を選択的に覆うようにレジストパターン４３を設ける。次いで、図１２（ｏ）に示すように、レジストパターン４３をマスクとして、露出したＳｉＮ膜２５を例えば、ＲＩＥにより除去したのち、露出したＴｉＮ膜２４を例えば、過酸化水素水溶液を用いて除去する。
【００６２】
次いで、図１３（ｐ）に示すように、レジストパターン４３を除去する。次いで、図１３（ｑ）に示すように、ＳｉＮ膜２１，２５をＲＩＥで除去した後、ＣＭＰ処理を行ってＴｉＮ膜２０，２４からなる埋込ゲート電極を形成する。
【００６３】
以降は、図示を省略するものの、再び、層間絶縁膜を形成したのち、ソース・ドレイン領域に達するプラグを形成し、次いで、必要とする多層配線構造に応じて配線層の形成、層間絶縁膜の形成、接続プラグの形成を繰り返すことによって本発明の実施例２の半導体装置が完成する。
【００６４】
このように、本発明の実施例２においても、ＨｆＯ２膜１８からなる高誘電率ゲート絶縁膜を除去するエッチング工程は、ダミーゲート構造の形成工程以外はないのでエッチング工程数が低減するとともに、エッチングダメージの発生を回避することが可能となる。
【００６５】
ここで、実施例１及び実施例２を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１） ｎチャネル絶縁ゲートトランジスタとｐチャネル絶縁ゲートトランジスタとを有する半導体装置であって、前記ｎチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第１のゲート絶縁膜と第１金属ゲート電極との間にアルミニウム膜を有するとともに、前記ｐチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第２のゲート絶縁膜と第２金属ゲート電極との間に酸化アルミニウム膜を有することを特徴とする半導体装置。
（付記２） 前記ＳｉＯ２より誘電率の高いゲート絶縁膜が、少なくともハフニウムを含有することを特徴とする付記１に記載の半導体装置。
（付記３） 前記アルミニウム膜の膜厚が、０．５原子層乃至２原子層であることを特徴とする付記１または付記２に記載の半導体装置。
（付記４） 前記第１金属ゲート電極が、ＴｉＮ膜、或いは、ＴｉＮ膜が前記第１のゲート絶縁膜側となるＴｉＮ膜／多結晶シリコン膜構造のいずれかであることを特徴とする付記１乃至付記３のいずれか１に記載の半導体装置。
（付記５） 半導体基板にｎ型領域及びｐ型領域を形成する工程と、前記ｎ型領域及び前記ｐ型領域の表面にＳｉＯ２より誘電率の高いゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にアルミニウム膜を形成する工程と、前記アルミニウム膜上に第１金属ゲート膜を形成する工程と、前記ｎ型領域上に設けた前記第１金属ゲート膜を選択的に除去し、前記ｎ型領域上に設けた前記アルミニウム膜を選択的に露出させる工程と、露出した前記アルミニウム膜を酸化して酸化アルミニウム膜にする工程と、前記酸化アルミニウム膜上に第２金属ゲート膜を形成する工程とを少なくとも有することを特徴とする半導体装置の製造方法。
（付記６） 前記ゲート絶縁膜と前記アルミニウム膜の形成工程が前記ゲート絶縁膜と前記アルミニウム膜を順次積層する工程であり、前記ｎ型領域上に設けた前記アルミニウム膜を選択的に露出させる工程が、前記アルミニウム膜上に前記第１金属ゲート膜及び耐酸化膜を全面に形成したのち、前記ｎ型領域上に設けた前記第１金属ゲート膜及び前記耐酸化膜を除去して前記アルミニウム膜を露出させる工程であることを特徴とする付記５に記載の半導体装置の製造方法。
（付記７） 前記アルミニウム膜を形成する工程が、前記ゲート絶縁膜上にダミーゲートを形成したのち、前記ダミーゲートをマスクの一部としてソース・ドレイン領域を形成し、次いで、層間絶縁膜を形成したのち前記ダミーゲートを除去し、次いで、前記ダミーゲートを除去した凹部を含めた全面にアルミニウム膜を形成する工程であり、前記ｎ型領域上に設けた前記アルミニウム膜を選択的に露出させる工程が、前記アルミニウム膜上に前記凹部を埋め込むように前記第１金属ゲート膜と耐酸化膜を形成したのち、前記ｎ型領域上に設けた前記第１金属ゲート膜及び前記耐酸化膜を除去して前記アルミニウム膜を露出させる工程であることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８） 前記ダミーゲートが、前記ゲート絶縁膜側からＴｉＮ膜、多結晶シリコン膜、及び、耐酸化膜を順次積層したＴｉＮ膜／多結晶シリコン膜／耐酸化膜構造であることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９） 前記ＳｉＯ２より誘電率の高いゲート絶縁膜が、少なくともハフニウムを含有することを特徴とする付記５乃至付記８のいずれか１に記載の半導体装置の製造方法。（付記１０） 前記アルミニウム膜の膜厚が、０．５原子層乃至２原子層であることを特徴とする付記５乃至付記９のいずれか１に記載の半導体装置の製造方法。
【符号の説明】
【００６６】
１ ｎチャネル絶縁ゲート型トランジスタ
２ ｐチャネル絶縁ゲート型トランジスタ
３ ゲート絶縁膜
４ アルミニウム膜
５ 酸化アルミニウム膜
６ ゲート電極
７ ＴｉＮ膜
８ 多結晶シリコン膜
１１ ｐ型シリコン基板
１２ 酸化膜
１３ ＳｉＮ膜
１４ 素子分離溝
１５ 埋込絶縁膜
１６ ｐ型ウエル領域
１７ ｎ型ウエル領域
１８ ＨｆＯ２膜
１９ Ａｌ膜
２０，２４，３８ ＴｉＮ膜
２１，２５ ＳｉＮ膜
２３ Ａｌ２Ｏ３膜
２６，４２，４３ レジストパターン
２７，３９ 多結晶シリコン膜
２８，３１ サイドウォール
２９ ｎ型エクステンション領域
３０ ｐ型エクステンション領域
３２ ｎ+ 型ソース・ドレイン領域
３３ ｐ+ 型ソース・ドレイン領域
３４〜３７ Ｎｉシリサイド電極
４０ カバー膜
４１ 層間絶縁膜
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、例えば、高誘電率膜をゲート絶縁膜としたＭＩＳ型半導体装置における実効仕事関数の調整手段に関するものである。
【背景技術】
【０００２】
近年、ＭＩＳ型半導体装置においては、ゲート絶縁膜に高誘電材料を用いて特性の向上が図られてきている。例えば、ＨｆＯ２やＨｆＳｉＯＮ等のハフニウム系の材料を用いたゲート絶縁膜ではそれまでのシリコン酸窒化膜よりも比誘電率を３倍以上にすることができ、リーク電流の低減に大きな効果があった。
【０００３】
しかしながら、高誘電材料を用いた場合、ゲート絶縁膜中の固定電荷やゲート絶縁膜界面でのダイポールにより、実効仕事関数が変調されてしきい値電圧が大きくなり十分なオン電流が得られないという問題があった。
【０００４】
そこで、実効仕事関数を変調するために、ｎチャネル型ＭＩＳＦＥＴの高誘電材料ゲート絶縁膜上にランタン酸化膜を成膜して実効仕事関数を、ｎチャネル型ＭＩＳＦＥＴに必要な４．８ｅＶに近づけている。一方、ｐチャネル型ＭＩＳＦＥＴでは、高誘電材料ゲート絶縁膜上にアルミニウム酸化膜を成膜して実効仕事関数を、ｐチャネル型ＭＩＳＦＥＴに必要な４．０ｅＶに近づけている（例えば、特許文献１或いは非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１１１２３５号公報
【非特許文献】
【０００６】
【非特許文献１】Ｈ．Ｊ．Ｌｉ ａｎｄ Ｍ．Ｉ．Ｇａｒｄｎｅｒ，”Ｄｕａｌ Ｈｉｇｈ−ｋ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃ Ｗｉｔｈ ＰｏｌｙＧａｔｅ Ｅｌｅｃｒｏｄｅ：ＨｆＳｉＯＮ ｏｎ ｎＭＯＳ ａｎｄ Ａｌ2 Ｏ3 Ｃａｐｐｉｎｇ ｌａｙｅｒ ｏｎ ｐＭＯＳ”，ＩＥＥＥ ＥＤＬ，２００５，ｐ．ｐ．４４１−４４４
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のように、仕事関数を調整するために、２つの領域のゲート絶縁膜上に異なる種類の酸化膜をそれぞれ形成する場合、大きく分けて２つの方法がある。例えば、全面に第１の領域に形成するためのゲート絶縁膜と第１の調整用酸化膜を形成し、第２の領域に形成したゲート絶縁膜と第１の調整用酸化膜を除去する。次いで、全面にゲート絶縁膜と第２の調整用酸化膜を形成し、第１の領域に形成したゲート絶縁膜と第２の酸化膜を除去する場合がある。
【０００８】
或いは、ゲート絶縁膜及び第１の調整用酸化膜を形成したのち、第１の調整用酸化膜のうち第２の領域上に形成した部分を除去し、次いで、全面に第２の調整用酸化膜を形成したのち、第２の調整用酸化膜のうち第１の領域上に形成された部分を除去する場合がある。
【０００９】
前者ではゲート絶縁膜を２回形成する必要があり工程数が増加するとともに、一度成膜したゲート絶縁膜を除去するために必要以上に基板にエッチングの影響を及ぼし、特性および信頼性が劣化する可能性があるという問題がある。一方、後者は絶縁膜上の酸化膜を除去する際のエッチングの作用がゲート絶縁膜に及ぶため信頼性が劣化する可能性があるという問題がある。
【００１０】
したがって、本発明は、高誘電率膜を用いた相補型トランジスタの実効仕事関数を調整して適切なしきい値電圧を実現する際に、エッチング工程数を低減するとともに、エッチングダメージの発生を回避することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一観点からは、ｎチャネル絶縁ゲートトランジスタとｐチャネル絶縁ゲートトランジスタとを有する半導体装置であって、前記ｎチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第１のゲート絶縁膜と第１金属ゲート電極との間にアルミニウム膜を有するとともに、前記ｐ型ャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第２のゲート絶縁膜と第２金属ゲート電極との間に酸化アルミニウム膜を有することを特徴とする半導体装置が提供される。
【００１２】
また、本発明の別の観点からは、半導体基板にｎ型領域及びｐ型領域を形成する工程と、前記ｎ型領域及び前記ｐ型領域の表面にＳｉＯ２より誘電率の高いゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にアルミニウム膜を形成する工程と、前記アルミニウム膜上に第１金属ゲート膜を形成する工程と、前記ｎ型領域上に設けた前記第１金属ゲート膜を選択的に除去し、前記ｎ型領域上に設けた前記アルミニウム膜を選択的に露出させる工程と、露出した前記アルミニウム膜を酸化して酸化アルミニウム膜にする工程と、前記酸化アルミニウム膜上に第２金属ゲート膜を形成する工程とを少なくとも有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
開示の半導体装置及びその製造方法によれば、ｎチャネル型ＭＩＳＦＥＴの実効的仕事関数をＡｌ極薄膜で調整するとともに、ｐチャネル型ＭＩＳＦＥＴの実効的仕事関数をＡｌ極薄膜の酸化物で調整しているので、エッチング工程数を低減するとともに、エッチングダメージの発生を回避することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態の半導体装置の概念的断面図である。
【図２】実効的仕事関数のＡｌ膜厚依存性の説明図である。
【図３】本発明の実施例１の半導体装置の製造工程の途中までの説明図である。
【図４】本発明の実施例１の半導体装置の製造工程の図３以降の途中までの説明図である。
【図５】本発明の実施例１の半導体装置の製造工程の図４以降の途中までの説明図である。
【図６】本発明の実施例１の半導体装置の製造工程の図５以降の途中までの説明図である。
【図７】本発明の実施例１の半導体装置の製造工程の図６以降の説明図である。
【図８】本発明の実施例２の半導体装置の製造工程の途中までの説明図である。
【図９】本発明の実施例２の半導体装置の製造工程の図８以降の途中までの説明図である。
【図１０】本発明の実施例２の半導体装置の製造工程の図９以降の途中までの説明図である。
【図１１】本発明の実施例２の半導体装置の製造工程の図１０以降の途中までの説明図である。
【図１２】本発明の実施例２の半導体装置の製造工程の図１１以降の途中までの説明図である。
【図１３】本発明の実施例２の半導体装置の製造工程の図１２以降の説明図である。
【発明を実施するための形態】
【００１５】
ここで、図１及び図２を参照して、本発明の実施の形態の半導体装置を説明する。図１は本発明の実施の形態の半導体装置の概念的断面図であり、ｎチャネル絶縁ゲート型トランジスタ１のゲート絶縁膜３とゲート電極６との間に０．５原子層乃至２．０原子層のアルミニウム膜４を設けて仕事関数を小さくしてしきい値電圧を小さくする。
【００１６】
一方、ｐチャネル絶縁ゲート型トランジスタ２のゲート絶縁膜３とゲート電極６との間に０．５原子層乃至２．０原子層のアルミニウム膜４を酸化した酸化アルミニウム膜５を設けて仕事関数を大きくしてしきい値電圧を小さくする。
【００１７】
図２は、実効的仕事関数のＡｌ膜厚依存性の説明図である。ここでは、ＴｉＮ単層膜、下層に１原子層のＡｌ膜を設けたＡｌ１層／ＴｉＮ、下層に２原子層のＡｌ膜を設けたＡｌ２層／ＴｉＮ、及び、Ａｌ単層膜の４つのゲート構造の実効的仕事関数の第一原理計算に基づく結果を示している。
【００１８】
図２に示すように、ゲート絶縁膜３とＴｉＮ膜７との間に１原子層のアルミニウム膜４がある場合、実効的仕事関数は０．２１ｅＶ下がって４．３０ｅＶとなる。アルミニウム膜４を２原子層にした場合に４．１８ｅＶまで下がり、アルミニウムの実効仕事関数に近づいていく。
【００１９】
一方、ｐチャネル型ＭＩＳＦＥＴにおいては、上述の非特許文献１にも示されているように、ハフニウム酸化膜上に酸化アルミニウム膜５を形成することで実効仕事関数が大きくなり、しきい値電圧は小さくなる。
【００２０】
しかしながら、アルミニウム膜３の膜厚を厚くするほど、酸化によって形成される酸化アルミニウム膜４の膜厚も厚くなり、ゲート絶縁膜全体としての電気的容量が減少してしまう。
【００２１】
例えば、アルミニウム膜３を２原子層積層した後に酸化して得られる酸化アルミニウム膜５の膜厚は０．８ｎｍ程度になり、これは電気的容量に換算した酸化シリコン膜の０．２ｎｍ程度となる。これ以上換算膜厚が大きくなると、１ｎｍ程度の酸化シリコン換算膜厚のゲート絶縁膜を有するデバイスの電気的容量を大幅に減少させることになり特性が劣化する。したがって成膜するアルミニウム膜３は２原子層以下であることが必要となる。なお、アルミニウム膜３を挿入する効果を保つためには、０．５原子層は必要であり、好適には１原子層乃至２原子層とする。この場合の原子層は成膜レートから換算した膜厚である。
【００２２】
また、ゲート絶縁膜３としては、ＨｆＯ２、（ＨｆＺｒ）Ｏ２、ＨｆＳｉＯＮ等の少なくともハフニウム（Ｈｆ）を含む高誘電率材料が好適である。
【００２３】
また、ゲート電極６としては、パターニング精度を良好にするとともに、エッチング工程において他にダメージを与えないために、下層側をＴｉＮ膜７とし上層側を多結晶シリコン膜８とした積層構造が好適である。即ち、ＴｉＮ膜７だけでゲート電極６を構成するとウエットエッチング工程であるのでパターニング精度が充分ではない。一方、多結晶シリコン膜８だけでゲート電極６を形成した場合には、パターン精度は良好であるものの多結晶シリコン膜８のエッチング工程においてゲート絶縁膜等の他の構成にエッチングダメージを与える虞がある。
【００２４】
また、エクステンション領域やソース・ドレイン領域の形成工程においては、夫々サイドウォールを設けるが、この場合のサイドウォールはシリコン酸化膜でも良いし或いはシリコン窒化膜でも良く、両者を組み合わせても良い。
【００２５】
なお、ソース・ドレイン領域等をダミーゲートを用いて形成する場合には、ゲート電極６は単層のＴｉＮ膜７で構成しても良い。また、ダミーゲートは、パターニング精度を良好にするとともに、エッチング工程において他にダメージを与えないために、下層側をＴｉＮ膜７とし上層側を多結晶シリコン膜８とした積層構造が好適である。但し、この場合には、シリサイド電極の形成工程においてダミーゲートの表面がシリサイド化されないようにシリコン窒化膜等をカバー膜として設けることが望ましい。
【００２６】
また、ソース・ドレイン領域の表面及び多結晶シリコン膜８の表面に形成するシリサイド電極としてはより低抵抗なＮｉシリサイド電極が好適であるが、Ｃｏシリサイド等の他のシリサイド材料を用いても良い。
【００２７】
なお、本発明においては、上述のように、酸化アルミニウム膜５はアルミニウム膜６を選択的に露出させて酸化により形成する。したがって、ゲート絶縁膜３の形成は１度であり、また、ゲート絶縁膜３そのものに対するエッチングの作用を最小限にすることができる。それによって、適切な実効仕事関数を有したｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを有する半導体装置を、高い信頼性を持ちつつ、容易に形成することができる。
【実施例１】
【００２８】
以上を前提として、次に、図３乃至図７を参照して本発明の実施例１の半導体装置の製造工程を説明する。まず、図３（ａ）に示すように、ｐ型シリコン基板１１上に酸化膜１２及びＳｉＮ膜１３を順次形成し、通常のフォトエッチング工程で酸化膜１２及びＳｉＮ膜１３をパターニングする。次いで、パターニングした酸化膜１２及びＳｉＮ膜１３をマスクとしｐ型シリコン基板１１の露出をエッチングして素子分離溝１４を形成する。
【００２９】
次いで、図３（ｂ）に示すように、全面にシリコン酸化膜を素子分離溝１４を埋め込むように成膜したのち、ＣＭＰ（化学機械研磨）処理を行うことによりＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の埋込絶縁膜１５を形成する。
【００３０】
次いで、図３（ｃ）に示すように、酸化膜１２及びＳｉＮ膜１３を薬液除去して、ｐ型シリコン基板１１の表面を露出させる。この露出した領域が素子形成領域となる。
【００３１】
次いで、図３（ｄ）に示すように、フォトレジストによるパターニングとイオン注入を交互に行って、一方の素子形成領域にＢを選択的に注入してｐ型ウエル領域１６を形成し、他方の素子形成領域にＰを選択的に注入してｎ型ウエル領域１７を形成する。
【００３２】
次いで、図４（ｅ）に示すように、ＣＶＤ法を用いてゲート絶縁膜となる厚さが、例えば、２ｎｍのＨｆＯ２膜１８を形成したのち、例えば、Ａｌをターゲットとしたスパッタリング法によって、例えば、２原子層のＡｌ膜１９を形成する。
【００３３】
次いで、図４（ｆ）に示すように、全面にゲート電極の一部となる厚さが、例えば、１０ｎｍのＴｉＮ膜２０と、耐酸化及びエッチングダメージを軽減するための厚さが、例えば、３０ｎｍのＳｉＮ膜２１を順次形成する。
【００３４】
次いで、図４（ｇ）に示すように、ｐ型ウエル領域１６を覆うレジストパターン２２を形成し、このレジストパターン２２をマスクとして、露出したＳｉＮ膜２１を例えば、ＲＩＥ（反応性イオンエッチング）により除去する。次いで、露出したＴｉＮ膜２０を例えば、過酸化水素水溶液を用いて除去してアルミニウム膜１９を選択的に露出させる。
【００３５】
次いで、図４（ｈ）に示すように、レジストパターン２２を除去したのち、ＳｉＮ膜２１を耐酸化マスクとしてｐ型ウエル領域１７上に露出したアルミニウム膜１９を酸素雰囲気中で５００℃において熱酸化処理することによりＡｌ２Ｏ３膜２３に変換する。
【００３６】
次いで、図５（ｍ）に示すように、全面にｐチャネル型ＭＩＳＦＥＴのゲート電極の一部となる厚さが、例えば、１０ｎｍのＴｉＮ膜２４と、耐酸化及びエッチングダメージを軽減するための厚さが、例えば、３０ｎｍのＳｉＮ膜２５を順次形成する。
【００３７】
次いで、図５（ｎ）に示すように、ｎ型ウエル領域１７を選択的に覆うようにレジストパターン２６を設ける。次いで、図５（ｏ）に示すように、レジストパターン２２をマスクとして、露出したＳｉＮ膜２５を例えば、ＲＩＥにより除去したのち、露出したＴｉＮ膜２４を例えば、過酸化水素水溶液を用いて除去する。
【００３８】
次いで、図６（ｐ）に示すように、レジストパターン２６を除去したのち、露出したＳｉＮ膜２１，２５を領域により除去する。次いで、図６（ｑ）に示すように、露出したＴｉＮ膜２０，２４上に厚さが、例えば、８０ｎｍの多結晶シリコン膜２７を形成する。
【００３９】
次いで、図６（ｒ）に示すように、レジストパターン（図示は省略）をマスクとして、多結晶シリコン膜２７乃至ＨｆＯ２膜１８を順次エッチングにより除去することによって、幅が、例えば、３２ｎｍのゲート構造を形成する。
【００４０】
次いで、図７（ｓ）に示すように、全面に例えば、ＳｉＮ膜を厚さが５ｎｍになるように堆積させたのち、異方性エッチングを施すことによってサイドウォール２８を形成する。次いで、フォトレジストによるパターニングとサイドウォール２８及びゲート構造をマスクとするイオン注入を交互に行ったのち、活性化熱処理を行って、ｎ型エクテンション領域２９及びｐ型エクステンション領域３０を順次形成する。
【００４１】
なお、ｎ型エクステンション領域２９の形成に際しては、例えば、Ａｓを１ｋｅＶの加速エネルギーで１×１０15ｃｍ-2だけ注入する。一方、ｐ型エクステンション領域３０の形成に際しては、例えば、Ｂを０．５ｋｅＶの加速エネルギーで１×１０15ｃｍ-2だけ注入する。
【００４２】
次いで、図７（ｔ）に示すように、全面に例えば、ＳｉＮ膜を厚さが４０ｎｍになるように堆積させたのち、異方性エッチングを施すことによってサイドウォール３１を形成する。次いで、フォトレジストによるパターニングとサイドウォール３１及びゲート構造をマスクとするイオン注入を交互に行ったのち、活性化熱処理を行って、ｎ+ 型ソース・ドレイン領域３２及びｐ+ 型ソース・ドレイン領域３３を順次形成する。
【００４３】
なお、ｎ+ 型ソース・ドレイン領域３２の形成に際しては、例えば、Ａｓを５ｋｅＶの加速エネルギーで５×１０15ｃｍ-2だけ注入する。一方、ｐ+ 型ソース・ドレイン領域３３の形成に際しては、例えば、Ｂを３ｋｅＶの加速エネルギーで５×１０15ｃｍ-2だけ注入する。
【００４４】
次いで、図７（ｕ）に示すように、全面に厚さが、例えば、１０ｎｍのＮｉ膜を成膜したのち、例えば、４５０℃でアニールして露出したシリコン表面をシリサイド化する。次いで、絶縁膜上に堆積した未反応のＮｉ膜を除去することにより、Ｎｉシリサイド電極３４〜３７を形成する。
【００４５】
以降は、図示を省略するものの、層間絶縁膜を形成したのち、ソース・ドレイン領域に達するプラグを形成し、次いで、必要とする多層配線構造に応じて配線層の形成、層間絶縁膜の形成、接続プラグの形成を繰り返すことによって本発明の実施例１の半導体装置が完成する。
【００４６】
このように、本発明の実施例１においては、ＨｆＯ２膜の成膜工程が一度であるとともに、除去のためのエッチング工程が、ゲート構造の形成工程以外はないのでエッチング工程数が低減するとともに、エッチングダメージの発生を回避することが可能となる。
【実施例２】
【００４７】
次に、図８乃至図１３を参照して、本発明の実施例２の半導体装置の製造工程を説明する。まず、上記の図３（ａ）乃至図３（ｄ）に示したように、ｐ型シリコン基板１１上にＳＴＩ構造の埋込絶縁膜１５を形成したのち、ｐ型ウエル領域１６及びｎ型ウエル領域１７を形成する。次いで、図８（ａ）に示すように、ＣＶＤ法を用いてゲート絶縁膜となるＨｆＯ２膜１８を形成する。
【００４８】
次いで、図８（ｂ）に示すように、全面にダミーゲートとなる厚さが、例えば、１０ｎｍのＴｉＮ膜３８と、厚さが、例えば、５０ｎｍの多結晶シリコン膜３９、及び、厚さが、例えば、３０ｎｍのカバー膜４０を順次形成する。この場合のカバー膜４０は、ダミーゲートのシリサイド反応を防止するために設けるものであり、例えば、ＳｉＮ膜により形成する。また、多結晶シリコン膜３９はドライエッチングにより精度良くパターニングするために設け、一方、ＴｉＮ膜３８は過酸化水素水溶液等を用いたウエットエッチングによりゲート絶縁膜となるＨｆＯ２膜１８にエッチングダメージを与えないために設ける。
【００４９】
次いで、図８（ｃ）に示すように、レジストパターン（図示は省略）をマスクとして、カバー膜４０乃至ＨｆＯ２膜１８を順次エッチングにより除去することによって、幅が、例えば、３２ｎｍのダミーゲートを形成する。
【００５０】
次いで、図８（ｄ）に示すように、全面に例えば、ＳｉＮ膜を厚さが５ｎｍになるように堆積させたのち、異方性エッチングを施すことによってサイドウォール２８を形成する。次いで、フォトレジストによるパターニングとサイドウォール２８及びダミーゲート構造をマスクとするイオン注入を交互に行ったのち、活性化熱処理を行って、ｎ型エクテンション領域２９及びｐ型エクステンション領域３０を順次形成する。
【００５１】
なお、ｎ型エクステンション領域２９の形成に際しては、例えば、Ａｓを１ｋｅＶの加速エネルギーで１×１０15ｃｍ-2だけ注入する。一方、ｐ型エクステンション領域３０の形成に際しては、例えば、Ｂを０．５ｋｅＶの加速エネルギーで１×１０15ｃｍ-2だけ注入する。
【００５２】
次いで、図９（ｅ）に示すように、全面に例えば、ＳｉＮ膜を厚さが４０ｎｍになるように堆積させたのち、異方性エッチングを施すことによってサイドウォール３１を形成する。次いで、フォトレジストによるパターニングとサイドウォール３１及びダミーゲート構造をマスクとするイオン注入を交互に行ったのち、活性化熱処理を行って、ｎ+ 型ソース・ドレイン領域３２及びｐ+ 型ソース・ドレイン領域３３を順次形成する。
【００５３】
なお、ｎ+ 型ソース・ドレイン領域３２の形成に際しては、例えば、Ａｓを５ｋｅＶの加速エネルギーで５×１０15ｃｍ-2だけ注入する。一方、ｐ+ 型ソース・ドレイン領域３３の形成に際しては、例えば、Ｂを５ｋｅＶの加速エネルギーで５×１０15ｃｍ-2だけ注入する。
【００５４】
次いで、図９（ｆ）に示すように、全面に厚さが、例えば、１０ｎｍのＮｉ膜を成膜したのち、例えば、４５０℃でアニールして露出したシリコン表面をシリサイド化する。次いで、絶縁膜上に堆積した未反応のＮｉ膜を除去することにより、ｎ+ 型ソース・ドレイン領域３２及びｐ+ 型ソース・ドレイン領域３３の表面にＮｉシリサイド電極３４，３６を形成する。
【００５５】
次いで、図９（ｇ）に示すように、全面に例えば、酸化シリコン膜を堆積させたのち、ＣＭＰ処理により平坦化することによってダミーゲートを埋め込む層間絶縁膜４１を形成する。
【００５６】
次いで、図１０（ｈ）に示すように、カバー膜４０、多結晶シリコン膜３９及びＴｉＮ膜３８を順次除去して凹部を形成する。
【００５７】
次いで、図１０（ｉ）に示すように、例えば、Ａｌターゲットを用いたスパッタリング法により２原子層のＡｌ膜１９を形成する。次いで、ゲート電極となるＴｉＮ膜２０を凹部を完全に埋め込むように形成したのち、耐酸化及びエッチングダメージを軽減するための厚さが、例えば、３０ｎｍのＳｉＮ膜２１を順次形成する。
【００５８】
次いで、図１０（ｋ）に示すように、ｐ型ウエル領域１６を覆うレジストパターン４２を形成し、このレジストパターン４２をマスクとして、露出したＳｉＮ膜２１を例えば、ＲＩＥにより除去する。次いで、露出したＴｉＮ膜２０を例えば、過酸化水素水溶液を用いて除去してアルミニウム膜１９を選択的に露出させる。
【００５９】
次いで、図１１（ｌ）に示すように、レジストパターン４２を除去したのち、ＳｉＮ膜２１を耐酸化マスクとしてｐ型ウエル領域１７上に露出したアルミニウム膜１９を酸素雰囲気中で５００℃において熱酸化処理することによりＡｌ２Ｏ３膜２３に変換する。
【００６０】
次いで、図１０（ｍ）に示すように、全面にｐチャネル型ＭＩＳＦＥＴのゲート電極となるＴｉＮ膜２４を凹部を完全に埋め込むように堆積させたのち、耐酸化及びエッチングダメージを軽減するための厚さが、例えば、３０ｎｍのＳｉＮ膜２５を順次形成する。
【００６１】
次いで、図１２（ｎ）に示すように、ｎ型ウエル領域１７を選択的に覆うようにレジストパターン４３を設ける。次いで、図１２（ｏ）に示すように、レジストパターン４３をマスクとして、露出したＳｉＮ膜２５を例えば、ＲＩＥにより除去したのち、露出したＴｉＮ膜２４を例えば、過酸化水素水溶液を用いて除去する。
【００６２】
次いで、図１３（ｐ）に示すように、レジストパターン４３を除去する。次いで、図１３（ｑ）に示すように、ＳｉＮ膜２１，２５をＲＩＥで除去した後、ＣＭＰ処理を行ってＴｉＮ膜２０，２４からなる埋込ゲート電極を形成する。
【００６３】
以降は、図示を省略するものの、再び、層間絶縁膜を形成したのち、ソース・ドレイン領域に達するプラグを形成し、次いで、必要とする多層配線構造に応じて配線層の形成、層間絶縁膜の形成、接続プラグの形成を繰り返すことによって本発明の実施例２の半導体装置が完成する。
【００６４】
このように、本発明の実施例２においても、ＨｆＯ２膜１８からなる高誘電率ゲート絶縁膜を除去するエッチング工程は、ダミーゲート構造の形成工程以外はないのでエッチング工程数が低減するとともに、エッチングダメージの発生を回避することが可能となる。
【００６５】
ここで、実施例１及び実施例２を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１） ｎチャネル絶縁ゲートトランジスタとｐチャネル絶縁ゲートトランジスタとを有する半導体装置であって、前記ｎチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第１のゲート絶縁膜と第１金属ゲート電極との間にアルミニウム膜を有するとともに、前記ｐチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第２のゲート絶縁膜と第２金属ゲート電極との間に酸化アルミニウム膜を有することを特徴とする半導体装置。
（付記２） 前記ＳｉＯ２より誘電率の高いゲート絶縁膜が、少なくともハフニウムを含有することを特徴とする付記１に記載の半導体装置。
（付記３） 前記アルミニウム膜の膜厚が、０．５原子層乃至２原子層であることを特徴とする付記１または付記２に記載の半導体装置。
（付記４） 前記第１金属ゲート電極が、ＴｉＮ膜、或いは、ＴｉＮ膜が前記第１のゲート絶縁膜側となるＴｉＮ膜／多結晶シリコン膜構造のいずれかであることを特徴とする付記１乃至付記３のいずれか１に記載の半導体装置。
（付記５） 半導体基板にｎ型領域及びｐ型領域を形成する工程と、前記ｎ型領域及び前記ｐ型領域の表面にＳｉＯ２より誘電率の高いゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にアルミニウム膜を形成する工程と、前記アルミニウム膜上に第１金属ゲート膜を形成する工程と、前記ｎ型領域上に設けた前記第１金属ゲート膜を選択的に除去し、前記ｎ型領域上に設けた前記アルミニウム膜を選択的に露出させる工程と、露出した前記アルミニウム膜を酸化して酸化アルミニウム膜にする工程と、前記酸化アルミニウム膜上に第２金属ゲート膜を形成する工程とを少なくとも有することを特徴とする半導体装置の製造方法。
（付記６） 前記ゲート絶縁膜と前記アルミニウム膜の形成工程が前記ゲート絶縁膜と前記アルミニウム膜を順次積層する工程であり、前記ｎ型領域上に設けた前記アルミニウム膜を選択的に露出させる工程が、前記アルミニウム膜上に前記第１金属ゲート膜及び耐酸化膜を全面に形成したのち、前記ｎ型領域上に設けた前記第１金属ゲート膜及び前記耐酸化膜を除去して前記アルミニウム膜を露出させる工程であることを特徴とする付記５に記載の半導体装置の製造方法。
（付記７） 前記アルミニウム膜を形成する工程が、前記ゲート絶縁膜上にダミーゲートを形成したのち、前記ダミーゲートをマスクの一部としてソース・ドレイン領域を形成し、次いで、層間絶縁膜を形成したのち前記ダミーゲートを除去し、次いで、前記ダミーゲートを除去した凹部を含めた全面にアルミニウム膜を形成する工程であり、前記ｎ型領域上に設けた前記アルミニウム膜を選択的に露出させる工程が、前記アルミニウム膜上に前記凹部を埋め込むように前記第１金属ゲート膜と耐酸化膜を形成したのち、前記ｎ型領域上に設けた前記第１金属ゲート膜及び前記耐酸化膜を除去して前記アルミニウム膜を露出させる工程であることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８） 前記ダミーゲートが、前記ゲート絶縁膜側からＴｉＮ膜、多結晶シリコン膜、及び、耐酸化膜を順次積層したＴｉＮ膜／多結晶シリコン膜／耐酸化膜構造であることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９） 前記ＳｉＯ２より誘電率の高いゲート絶縁膜が、少なくともハフニウムを含有することを特徴とする付記５乃至付記８のいずれか１に記載の半導体装置の製造方法。（付記１０） 前記アルミニウム膜の膜厚が、０．５原子層乃至２原子層であることを特徴とする付記５乃至付記９のいずれか１に記載の半導体装置の製造方法。
【符号の説明】
【００６６】
１ ｎチャネル絶縁ゲート型トランジスタ
２ ｐチャネル絶縁ゲート型トランジスタ
３ ゲート絶縁膜
４ アルミニウム膜
５ 酸化アルミニウム膜
６ ゲート電極
７ ＴｉＮ膜
８ 多結晶シリコン膜
１１ ｐ型シリコン基板
１２ 酸化膜
１３ ＳｉＮ膜
１４ 素子分離溝
１５ 埋込絶縁膜
１６ ｐ型ウエル領域
１７ ｎ型ウエル領域
１８ ＨｆＯ２膜
１９ Ａｌ膜
２０，２４，３８ ＴｉＮ膜
２１，２５ ＳｉＮ膜
２３ Ａｌ２Ｏ３膜
２６，４２，４３ レジストパターン
２７，３９ 多結晶シリコン膜
２８，３１ サイドウォール
２９ ｎ型エクステンション領域
３０ ｐ型エクステンション領域
３２ ｎ+ 型ソース・ドレイン領域
３３ ｐ+ 型ソース・ドレイン領域
３４〜３７ Ｎｉシリサイド電極
４０ カバー膜
４１ 層間絶縁膜
【特許請求の範囲】
【請求項１】
ｎチャネル絶縁ゲートトランジスタとｐチャネル絶縁ゲートトランジスタとを有する半導体装置であって、前記ｎチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第１のゲート絶縁膜と第１金属ゲート電極との間にアルミニウム膜を有するとともに、前記ｐチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第２のゲート絶縁膜と第２金属ゲート電極との間に酸化アルミニウム膜を有することを特徴とする半導体装置。
【請求項２】
前記ＳｉＯ２より誘電率の高いゲート絶縁膜が、少なくともハフニウムを含有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アルミニウム膜の膜厚が、０．５原子層乃至２原子層であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１金属ゲート電極が、ＴｉＮ膜、或いは、ＴｉＮ膜が前記第１のゲート絶縁膜側となるＴｉＮ膜／多結晶シリコン膜構造のいずれかであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板にｎ型領域及びｐ型領域を形成する工程と、
前記ｎ型領域及び前記ｐ型領域の表面にＳｉＯ２より誘電率の高いゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にアルミニウム膜を形成する工程と、
前記アルミニウム膜上に第１金属ゲート膜を形成する工程と、
前記ｎ型領域上に設けた前記第１金属ゲート膜を選択的に除去し、前記ｎ型領域上に設けた前記アルミニウム膜を選択的に露出させる工程と、
露出した前記アルミニウム膜を酸化して酸化アルミニウム膜にする工程と、
前記酸化アルミニウム膜上に第２金属ゲート膜を形成する工程とを少なくとも有することを特徴とする半導体装置の製造方法。
【請求項１】
ｎチャネル絶縁ゲートトランジスタとｐチャネル絶縁ゲートトランジスタとを有する半導体装置であって、前記ｎチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第１のゲート絶縁膜と第１金属ゲート電極との間にアルミニウム膜を有するとともに、前記ｐチャネル絶縁ゲートトランジスタのＳｉＯ２より誘電率の高い第２のゲート絶縁膜と第２金属ゲート電極との間に酸化アルミニウム膜を有することを特徴とする半導体装置。
【請求項２】
前記ＳｉＯ２より誘電率の高いゲート絶縁膜が、少なくともハフニウムを含有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アルミニウム膜の膜厚が、０．５原子層乃至２原子層であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１金属ゲート電極が、ＴｉＮ膜、或いは、ＴｉＮ膜が前記第１のゲート絶縁膜側となるＴｉＮ膜／多結晶シリコン膜構造のいずれかであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板にｎ型領域及びｐ型領域を形成する工程と、
前記ｎ型領域及び前記ｐ型領域の表面にＳｉＯ２より誘電率の高いゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にアルミニウム膜を形成する工程と、
前記アルミニウム膜上に第１金属ゲート膜を形成する工程と、
前記ｎ型領域上に設けた前記第１金属ゲート膜を選択的に除去し、前記ｎ型領域上に設けた前記アルミニウム膜を選択的に露出させる工程と、
露出した前記アルミニウム膜を酸化して酸化アルミニウム膜にする工程と、
前記酸化アルミニウム膜上に第２金属ゲート膜を形成する工程とを少なくとも有することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−３５２２９（Ｐ２０１１−３５２２９Ａ）
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願番号】特願２００９−１８１３０９（Ｐ２００９−１８１３０９）
【出願日】平成２１年８月４日（２００９．８．４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願日】平成２１年８月４日（２００９．８．４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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