半導体装置
【課題】大画面化しても低消費電力、歩留まり及び信頼性の向上を実現するための半導体装置の構造及びその作製方法を提供する。
【解決手段】画面で使われる画素薄膜トランジスタを逆スタガ型薄膜トランジスタで作製する。その逆スタガ型薄膜トランジスタにおいて、ソース配線、ゲート電極を同一平面上に作製する。また、ソース配線と逆スタガ型薄膜トランジスタ、画素電極と逆スタガ型薄膜トランジスタをつなぐ金属配線を同一工程で作製する。
【解決手段】画面で使われる画素薄膜トランジスタを逆スタガ型薄膜トランジスタで作製する。その逆スタガ型薄膜トランジスタにおいて、ソース配線、ゲート電極を同一平面上に作製する。また、ソース配線と逆スタガ型薄膜トランジスタ、画素電極と逆スタガ型薄膜トランジスタをつなぐ金属配線を同一工程で作製する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された半導体回路を有する半導体装置及びその作製方法に係わり、特に液晶表示パネルに代表される電気光学装置及び前記電気光学装置を部品として搭載した電子機器に関する技術である。
【０００２】
なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を指し、電気光学装置（以下、表示装置と記す）、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数百〜数千ｎｍ程度）を用いてＴＦＴを作製する技術が開発されている。ＴＦＴは集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＩＣ）や電気光学装置のような半導体装置に広く応用され、特に表示装置などのスイッチング素子として開発が急がれている。
【０００４】
半導体装置は、パッシブ型の液晶表示装置と比較して高精細な画像が得られることから、アクティブマトリックス型の液晶表示装置が多く用いられている。そして、アクティブマトリックス液晶表示装置はゲート配線と、ソース配線と、前記ゲート線と前記ソース線の交差に設けた画素部のＴＦＴと、前記画素部のＴＦＴに接続する画素電極とを有している。従来のアクティブマトリックス液晶表示装置のゲート配線はＴｉ／Ａｌ／Ｔｉの３層構造になっており、また従来のアクティブマトリックス液晶表示装置のソース配線はＴａＮ／Ｗの２層構造になっている。前記ソース配線材料のＴａＮ／Ｗは熱処理に耐えうる金属材料で、配線抵抗がＡｌ等と比較するとやや高くなっている。
【０００５】
このような構造を有する従来のアクティブマトリックス液晶表示装置は、モニターやテレビさらに携帯端末の表示装置として用途が拡大しているとともに量産化が進んでいる。更に、画面サイズの大面積化、高精細化、高開口率化、高信頼性の要求が高まっている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の５インチ程度の画面サイズの半導体装置ならば、半導体表示装置の配線抵抗は問題にならなかった。しかし、画面サイズが大画面化するとゲート配線とソース配線の長さが増加して、特にＴａＮ／Ｗの金属材料でできているソース配線の配線抵抗が高くなる問題が発生し、消費電力の増大を引き起こしていた。そこで、配線材料としてＡｌを選択する手段もあるが、熱処理によりヒロックやウィスカー等の突起物の形成や、Ａｌ原子のチャネル形成領域への拡散により、ＴＦＴの動作不良やＴＦＴ特性の低下を引き起こし、半導体装置のパネル表示において線欠陥や点欠陥等の表示不良の原因に繋がり、歩留まり及び信頼性の低下を招いていた。
【０００７】
そこで本発明は、大画面化しても低消費電力、歩留まり及び信頼性の向上を実現するための半導体装置の構造及びその作製方法を提供することを課題としている。
【課題を解決するための手段】
【０００８】
本発明は、低抵抗な材料（代表例としてＣｕ、Ａｇ、Ａｕ、Ｃｒ、Ｆｅ、Ｎｉ、Ｐｔまたはそれらの合金）でメッキされたソース配線と、逆スタガ型の画素部のＴＦＴと、保持容量と、及び端子部を有する半導体装置を作製することである。尚、画面サイズが大画面化する際に形状が大きくなるのは画素部のみであるために、画素部以外のところには金属被膜をメッキする必要がない。つまり、画素部のソース配線のみに金属被膜がメッキされれば良い。
【０００９】
ソース配線のみに金属被膜をメッキする方法を図８に基づいて説明する。メッキを行うための電極であるメッキ処理用電極８０５を取り付けた配線パターンを基板に形成する。この配線パターンにはゲート配線側駆動回路に接続される端子部８０８と、ソース配線側駆動回路に接続される端子部８０９が形成されている。また、前記配線パターンは図８のようにソース配線になるパターンが形成されている。尚、金属被膜をメッキする部分は画素部のソース配線のみなので、ソース配線になるパターンはソース配線側駆動回路に接続される端子部とは接続されていない。
【００１０】
この配線パターンを用いてメッキを行うことにより画素部のソース配線のみに金属被膜をメッキすることができる。よって、画面サイズを大画面化しても低消費電力を実現できる半導体装置を作製することができる。
【発明の効果】
【００１１】
本発明は、アクティブマトリクス型の液晶表示装置に代表される半導体装置において、半導体装置のソース配線上に電気抵抗のより低い金属被膜をメッキ法で成膜することで、画面サイズを大画面化しても低消費電力を実現することが可能となる。よって、対角４０インチや対角５０インチの大画面の半導体装置にも本発明は対応することができる。
【発明を実施するための最良の形態】
【００１２】
（実施形態１）
本発明を実施した透過型の半導体装置を以下に説明する。
【００１３】
まず、基板上に導電膜を全面に成膜し、第１のフォトリソグラフィー工程により所望の形状に導電膜を形成する。
【００１４】
次に、ソース配線に接続しているメッキ処理用電極８０５から、メッキに適した電流を流し金属被膜をソース配線にメッキする。この際、図８で示したような形状に導電膜を形成しているために、基板に電極を取り付けることでソース配線のみに金属被膜をメッキすることができる。
【００１５】
尚、本明細書における金属被膜とは、Ｃｕ、Ａｇ、Ａｕ、Ｃｒ、Ｆｅ、Ｎｉ、Ｐｔ、またはこれらの合金のことを示す。
【００１６】
また、上記各作製方法において、前記メッキを施す工程において、前記画素部のソース配線は、同電位となるように配線でつなげられていることを特徴としている。また、前記同電位となるようにつなげられた配線は、メッキ処理後にレーザー光（ＣＯ2レーザー等）で分断してもよいし、メッキ処理後に前記基板と同時に分断してもよい。また、これらの配線パターンでショートリングを形成しても良い。
【００１７】
次に、全面に絶縁膜を成膜する。絶縁膜上に第１の非晶質半導体膜と一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜を積層する。
これらの積層膜を第２のフォトリソグラフィー工程により不要な部分をエッチングで除去し、ソース配線、ゲート電極、保持容量を所望の形状に形成する。
【００１８】
次に、第２のフォトリソグラフィー工程のレジストマスクを除去した後に、第３のフォトリソグラフィー工程により一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜の一部を除去して、ゲート電極のソース領域とドレイン領域を形成する。
【００１９】
次に、第３のフォトリソグラフィー工程のレジストマスクを除去した後、第１の層間絶縁膜をソース配線、画素部のＴＦＴ、保持容量、及び端子部を覆うように成膜する。
【００２０】
次に、第１の層間絶縁膜上にアクリル樹脂から成る有機絶縁材料である第２の層間絶縁膜を成膜する。その後、第４のフォトリソグラフィー工程を行い、レジストマスクを形成して、その後ドライエッチング工程により、コンタクトホールを形成する。ここではゲート電極の一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜に達するコンタクトホールと、保持容量の一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜に達するコンタクトホールと、ソース配線に達するコンタクトホールを形成する。また同時に、端子部の余分な第１の層間絶縁膜と第２の層間絶縁膜をエッチングして、端子部を形成する。
【００２１】
次に、第５のフォトリソグラフィー工程により、一導電型（ｎ型またはｐ型）
の不純物元素を含有する第２の非晶質半導体膜（ドレイン領域）と保持容量を電気的に接続するための透明画素電極を形成する。
【００２２】
次に、低抵抗な金属材料から成る金属配線を形成し、第６のフォトリソグラフィー工程によりゲート配線、ソース配線と一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜とを接続する電極、及び端子部と電気的に接続する金属配線を形成する。本発明において、ゲート配線は層間絶縁膜に設けられたコンタクトホールを通じて第１のゲート電極または第２のゲート電極と電気的に接続されている。また、ソース配線は層間絶縁膜に設けられたコンタクトホールを通じてソース配線と一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜（ソース領域）と電気的に接続されている。また、画素電極は、層間絶縁膜に設けられたコンタクトホールを通じて一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜（ドレイン領域）と電気的に接続されている。
【００２３】
このように合計６回のフォトリソグラフィー工程により、金属被膜メッキを施したソース配線と、逆スタガ型の画素部のＴＦＴ、保持容量と、及び端子部で構成された透過型の半導体表示装置を作製することができる。
【００２４】
（実施形態２）
本発明を実施した透過型の半導体装置を以下に説明する。
【００２５】
反射型の半導体装置は透過型の半導体装置を作製する第４のフォトリソグラフィー工程までは同じ工程で作製することができる。第５のフォトリソグラフィー工程により、ゲート配線、ソース配線と一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜（ソース領域）とを接続する電極、画素電極、及び端子部と電気的に接続する金属配線を形成する。尚、この金属配線の材料は、画素電極を構成するため反射性の高い金属材料が好ましく、代表的にはＡｌ、またはＡｇを主成分とする材料を用いる。
【００２６】
上記の際、画素電極を金属配線と同様の元素で作製することにより、第５のフォトリソグラフィー工程の時に画素電極を同時に形成することができる。
【００２７】
このように合計５回のフォトリソグラフィー工程により、金属被膜メッキを施したソース配線と、逆スタガ型の画素部のＴＦＴ、保持容量と、及び端子部で構成された反射型の半導体表示装置を作製することができる。
【実施例１】
【００２８】
本発明の実施例を図１〜図３、図７に基づいて説明する。本実施例では液晶表示装置の作製方法を示し、基板上に画素部のＴＦＴを逆スタガ型で作製し、前記ＴＦＴに接続する保持容量を作製する方法について工程に従って詳細に説明する。また、図１〜図３には、前記基板の端部に設けられた他の基板に設けた回路の配線と電気的に接続するための端子部を作製工程に同時に示した。尚、図１〜図３の断面図は図７のＡ〜Ａ’の断面である。
【００２９】
最初に、透光性有する基板１００を用いて半導体表示装置を作成する。用いることのできる基板として、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。更に他の基板として、石英基板、プラスチック基板などの透光性基板を用いることもできる。
【００３０】
上記基板１００上に導電層を基板全面に形成した後、第１のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ソース配線１０２、ゲート電極１０３，１０４、保持容量１０５、及び端子１０１）を形成する。（図１（Ａ））
【００３１】
上記の配線及び電極の材料としては、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物で形成する。さらに、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物から複数選択し、それを積層することもできる。
【００３２】
次に、ソース配線１０２及び端子部１０１にＣｕ被膜１０６及び１１０をメッキ法により形成する。（図１（Ｂ））従来の５インチ程度の画面サイズであるならば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物で形成しても配線抵抗は問題にならなかったが、画面サイズが大画面化するとそれぞれの配線の長さが増加して、配線抵抗が高くなる問題が発生し、消費電力の増大を引き起こす。よって、Ｃｕ被膜１０６をソース配線のみにメッキすることで配線抵抗を下げることが可能となり、低消費電力を実現することができる。本実施例では金属被膜にＣｕを使用したが、他にも、Ａｇ、Ａｕ、Ｃｒ、Ｆｅ、Ｎｉ、Ｐｔまたはこれらの合金を用いることもできる。
【００３３】
また、上記各作製方法において、前記メッキを施す工程において、前記画素部のソース配線は、同電位となるように配線でつなげられていることを特徴としている。また、前記同電位となるようにつなげられた配線は、メッキ処理後にレーザー光（ＣＯ2レーザー等）で分断してもよいし、メッキ処理後に前記基板と同時に分断してもよい。また、これらの配線パターンでショートリングを形成しても良い。
【００３４】
次に、絶縁膜１０７を全面に成膜する。絶縁膜は窒化シリコン膜を用い、膜厚を５０〜２００ｎｍとし、好ましくは１５０ｎｍの厚さで形成する。尚、ゲート絶縁膜は窒化シリコン膜に限定されるものではなく酸化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの絶縁膜を用いることもできる。（図１（Ｃ））
【００３５】
次に、絶縁膜１０７上に、５０〜２００ｎｍ好ましくは１００〜１５０ｎｍの膜厚で第１の非晶質半導体膜１０８を、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に成膜する。代表的には非晶質シリコン（ａ−Ｓｉ）膜を１００ｎｍの膜厚で成膜する。（図１（Ｃ））
【００３６】
次に、一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜１０９を２０〜８０ｎｍの厚さで成膜する。一導電型（ｎ型またはｐ型）を付与する不純物元素を含む第２の非晶質半導体膜１０９は、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に成膜する。本実施例ではリンが添加されたシリコンターゲットを用いてｎ型の不純物元素を含有する第２の非晶質半導体膜１０９を成膜した。（図１（Ｃ））
【００３７】
次に、第２のフォトリソグラフィー工程によりレジストマスク２０５，２０６を形成し、エッチングにより不要な部分を除去してソース配線３１１を形成する。この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いる。（図２（Ａ））
【００３８】
このエッチング工程で、レジストマスク２０５，２０６以外の場所は第２の非晶質半導体膜１０９、及び第１の非晶質半導体膜１０８を順次エッチングしていき、画素部のＴＦＴ３１２は第２の非晶質半導体膜２０３、及び第１の非晶質半導体膜２０１が形成される。また保持容量３１３は第２の非晶質半導体膜２０４、及び第１の非晶質半導体膜２０２が形成される。
【００３９】
次に、レジストマスク２０５，２０６を除去した後、第３のフォトリソグラフィー工程を行い、レジストマスク２０７を形成して、エッチングにより不要な部分を除去して第１の非晶質半導体膜２０８、第２の非晶質半導体膜２０９，２１０，２１１を形成する。（図２（Ｂ））
【００４０】
次に、上記レジストマスク２０７を除去した後、プラズマＣＶＤ法により１５０ｎｍ厚の酸化窒化シリコン膜から成る第１の層間絶縁膜２１３をソース配線３１１、画素部のＴＦＴ３１２、及び保持容量３１３を覆うように成膜する。（図２（Ｃ））
【００４１】
次に、酸化窒化シリコン膜から成る第１の層間絶縁膜２１３上に、１．６μｍ厚のアクリル樹脂から成る有機絶縁材料である第２の層間絶縁膜３０２を成膜する。本実施例では第２の層間絶縁膜にアクリル樹脂から成る有機絶縁材料を選択したが、有機材料としてはポリイミド等でも良く、更に無機材料を選択しても良い。その後、第４のフォトリソグラフィー工程を行い、レジストマスク３０１を形成して、その後ドライエッチング工程により、ソース配線３１１と第２の非晶質半導体膜２０９を電気的に接続するためのコンタクトホールを形成する。また、同時に保持容量３１３と第２の非晶質半導体膜２１１を電気的に接続するためのコンタクトホールを形成する。また、ゲート配線と端子部３１０を電気的に接続するためのコンタクトホールを端子部分に形成する。（図３（Ａ））
【００４２】
次に、ＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉ−Ｏｘｉｄｅ）等の透明電極膜を１１０ｎｍの厚さで成膜する。その後、第５のフォトリソグラフィー工程とエッチング工程を行うことにより、透明画素電極３０９を形成する。（図３（Ｂ））
【００４３】
次に、金属配線を形成するために、第６のフォトリソグラフィー工程とエッチング工程を行う。ソース配線３１１と第２の非晶質半導体膜２０９を電気的に接続するために金属配線３０３を形成する。また、第２の非晶質半導体膜２１１と透明画素電極３０９を電気的に接続する金属配線３０５を形成する。また、透明画素電極３０９と保持容量３１３を電気的に接続する金属配線３０６を形成する。また、ゲート電極と端子部３１０を電気的に接続するための金属配線３０８を形成する。尚、金属配線材料としては、５０ｎｍ厚のＴｉ膜と５００ｎｍ厚のＡｌ−Ｔｉ合金膜の積層膜を使用することができる。（図３（Ｃ））
【００４４】
実施例１に示した半導体表示装置の作製方法は、ＩＴＯ等の透明画素電極を形成した後に金属配線を形成したが、金属配線を形成した後にＩＴＯ等の透明画素電極を形成した半導体表示装置の作製全体のフォトリソグラフィー工程数も同一である。よって、金属配線とＩＴＯ等の透明画素電極はどちらを先に形成しても良い。
【００４５】
以上のような６回のフォトリソグラフィー工程により、Ｃｕメッキを施したソース配線３１１と、逆スタガ型の画素部のＴＦＴ３１２及び保持容量３１３と、端子部３１０で構成された透過型の半導体表示装置を作製することができる。
【００４６】
尚、本実施例により得られる非晶質半導体膜で活性層を形成したＴＦＴは、電界効果移動度が小さく１ｃｍ2／Ｖｓｅｃ程度しか得られていない。そのために、画像表示を行うための駆動回路はＩＣチップで形成され、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式やＣＯＧ（Ｃｈｉｐ ｏｎ ｇｌａｓｓ）方式で実装されている。
【実施例２】
【００４７】
実施例１では反射型の半導体表示装置を６回のフォトリソグラフィー工程で作製することができることを示したが、本実施例では５回のフォトリソグラフィー工程で反射型の半導体表示装置を作製する方法を図４に示す。
【００４８】
本実施例は実施例１の図３（Ａ）の状態まで同一の工程であるので、異なる工程についてのみ以下に示す。尚、図３（Ａ）に対応する箇所は同一の符号を用いた。
【００４９】
まず、実施例１に従って図３（Ａ）の状態を得た後、第５のフォトリソグラフィー工程とエッチング工程を行うことにより、ソース配線３１１と第２の非晶質半導体膜２０９を電気的に接続するために金属配線４０２を形成する。また、同時に画素電極４０１を形成する。さらに、端子部と電気的に接続する金属配線４０５を同時に形成する。（図４（Ｂ））
【００５０】
このように合計５回のフォトリソグラフィー工程により、金属被膜メッキを施したソース配線３１１と、逆スタガ型の画素部のＴＦＴ３１２、保持容量３１３と、及び端子部３１０で構成された反射型の半導体表示装置を作製することができる。
【実施例３】
【００５１】
実施例１及び実施例２では、メッキ工程を第１のフォトリソグラフィー工程の後に行ったが、本実施例では第４のフォトリソグラフィー工程の後にメッキ工程を行うことを図９〜図１１に基づいて説明する。
【００５２】
最初に、透光性有する基板９００を用いて半導体表示装置を作成する。用いることのできる基板として、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。更に他の基板として、石英基板、プラスチック基板などの透光性基板を用いることもできる。
【００５３】
上記基板上に導電層を基板全面に形成した後、第１のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ソース配線９０２、ゲート電極９０３，９０４、保持容量９０５、及び端子９０１）を形成する。（図９（Ａ））
【００５４】
上記の配線及び電極の材料としては、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物で形成する。さらに、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物から複数選択し、それを積層することもできる。
【００５５】
次に、絶縁膜９０６を全面に成膜する。絶縁膜は窒化シリコン膜を用い、膜厚を５０〜２００ｎｍとし、好ましくは１５０ｎｍの厚さで形成する。尚、ゲート絶縁膜は窒化シリコン膜に限定されるものではなく酸化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの絶縁膜を用いることもできる。（図９（Ｂ））
【００５６】
次に、絶縁膜９０６上に、５０〜２００ｎｍ好ましくは１００〜１５０ｎｍの膜厚で第１の非晶質半導体膜９０７を、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に成膜する。代表的には非晶質シリコン（ａ−Ｓｉ）膜を１００ｎｍの膜厚で成膜する。（図９（Ｂ））
【００５７】
次に、一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜９０８を２０〜８０ｎｍの厚さで成膜する。一導電型（ｎ型またはｐ型）を付与する不純物元素を含む第２の非晶質半導体膜９０８は、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に成膜する。本実施例ではリンが添加されたシリコンターゲットを用いてｎ型の不純物元素を含有する第２の非晶質半導体膜９０８を成膜した。（図９（Ｂ））
【００５８】
次に、第２のフォトリソグラフィー工程によりレジストマスク９０９，９１０を形成し、エッチングにより不要な部分を除去してソース配線１１１１を形成する。この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いる。（図９（Ｃ））
【００５９】
このエッチング工程で、レジストマスク９０９，９１０以外の場所は第２の非晶質半導体膜９０８、及び第１の非晶質半導体膜９０７を順次エッチングしていき、画素部のＴＦＴ１１１２は第２の非晶質半導体膜９１３、及び第１の非晶質半導体膜９１１が形成される。また保持容量１１１３は第２の非晶質半導体膜９１４、及び第１の非晶質半導体膜９１２が形成される。
【００６０】
次に、レジストマスク９０９，９１０を除去した後、第３のフォトリソグラフィー工程を行い、レジストマスク１００１を形成して、エッチングにより不要な部分を除去して第１の非晶質半導体膜１００２、第２の非晶質半導体膜１００３，１００４，１００５を形成する。（図１０（Ａ））
【００６１】
次に、上記レジストマスク１００１を除去した後、プラズマＣＶＤ法により１５０ｎｍ厚の酸化窒化シリコン膜から成る第１の層間絶縁膜１００６をソース配線１１１１、画素部のＴＦＴ１１１２、及び保持容量１１１３を覆うように成膜する。（図１０（Ｂ））
【００６２】
次に、酸化窒化シリコン膜から成る第１の層間絶縁膜１００６上に、１．６μｍ厚のアクリル樹脂から成る有機絶縁材料である第２の層間絶縁膜１００８を成膜する。本実施例では第２の層間絶縁膜にアクリル樹脂から成る有機絶縁材料を選択したが、有機材料としてはポリイミド等でも良く、更に無機材料を選択しても良い。その後、第４のフォトリソグラフィー工程を行い、レジストマスク１００７を形成して、その後ドライエッチング工程により、ソース配線１１１１上と端子部１１１０上の第１の層間絶縁膜と第２の層間絶縁膜を取り除く。また、保持容量１１１３と第２の非晶質半導体膜１００５を電気的に接続するためのコンタクトホールを形成する。（図１０（Ｃ））
【００６３】
次に、ソース配線１１１０及び端子部１１１１にＣｕ被膜１１０１及び１１０２をメッキ法により形成する。（図１１（Ａ））ここで用いる金属被膜は実施例１と同様にＡｇ、Ａｕ、Ｃｒ、Ｆｅ、Ｎｉ、Ｐｔまたはこれらの合金を用いることもできる。
【００６４】
また、実施例１と同様に上記各作製方法において、前記メッキを施す工程において、前記画素部のソース配線は、同電位となるように配線でつなげられていることを特徴としている。また、前記同電位となるようにつなげられた配線は、メッキ処理後にレーザー光（ＣＯ2レーザー等）で分断してもよいし、メッキ処理後に前記基板と同時に分断してもよい。また、これらの配線パターンでショートリングを形成しても良い。
【００６５】
次に、ＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉ−Ｏｘｉｄｅ）等の透明電極膜を１１０ｎｍの厚さで成膜する。その後、第５のフォトリソグラフィー工程とエッチング工程を行うことにより、透明画素電極１１０３を形成する。（図１１（Ｂ））
【００６６】
次に、金属配線を形成するために、第６のフォトリソグラフィー工程とエッチング工程を行う。ソース配線１１１１と第２の非晶質半導体膜１００３を電気的に接続するために金属配線１１０５を形成する。また、第２の非晶質半導体膜１００５と透明画素電極１１０３を電気的に接続する金属配線１１０７を形成する。また、透明画素電極１１０３と保持容量１１１３を電気的に接続する金属配線１１０８を形成する。また、ゲート電極と端子部１１１０を電気的に接続するための金属配線１１０４を形成する。尚、金属配線材料としては、５０ｎｍ厚のＴｉ膜と５００ｎｍ厚のＡｌ−Ｔｉ合金膜の積層膜を使用することができる。（図１１（Ｃ））
【００６７】
実施例３に示した半導体表示装置の作製方法は、ＩＴＯ等の透明画素電極を形成した後に金属配線を形成したが、金属配線を形成した後にＩＴＯ等の透明画素電極を形成した半導体表示装置の作製全体のフォトリソグラフィー工程数も同一である。よって、金属配線とＩＴＯ等の透明画素電極はどちらを先に形成しても良い。
【００６８】
以上のような６回のフォトリソグラフィー工程により、Ｃｕメッキを施したソース配線１１１１と、逆スタガ型の画素部のＴＦＴ１１１２及び保持容量１１１３と、端子部１１１０で構成された透過型の半導体表示装置を作製することができる。
【００６９】
また、画素電極に金属配線と同じ金属を用いれば５回のフォトリソグラフィー工程で反射型の半導体装置を作製することができる。
【００７０】
尚、本実施例も実施例１と同様に画像表示を行うためにＩＣチップで形成された駆動回路を実装している。
【実施例４】
【００７１】
実施例１〜実施例３までは、画素部のＴＦＴがチャネルエッチ型の半導体装置であったが、本実施例では、画素部のＴＦＴがチャネルストップ型の半導体装置の実施例を図１２〜図１４に基づいて説明する。
【００７２】
最初に、透光性有する基板１２００を用いて半導体表示装置を作成する。用いることのできる基板として、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。更に他の基板として、石英基板、プラスチック基板などの透光性基板を用いることもできる。
【００７３】
上記基板上に導電層を基板全面に形成した後、第１のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ソース配線１２０２、ゲート電極１２０３，１２０４、保持容量１２０５、及び端子１２０１）を形成する。（図１２（Ａ））
【００７４】
上記の配線及び電極の材料としては、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物で形成する。さらに、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物から複数選択し、それを積層することもできる。
【００７５】
次に、ソース配線１２０２及び端子部１２０１にＣｕ被膜１２０６及び１２０９をメッキ法により形成する。（図１２（Ｂ））従来の５インチ程度の画面サイズであるならば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物で形成しても配線抵抗は問題にならなかったが、画面サイズが大画面化するとそれぞれの配線の長さが増加して、配線抵抗が高くなる問題が発生し、消費電力の増大を引き起こす。よって、Ｃｕ膜１２０６をソース配線のみにメッキすることで配線抵抗を下げることが可能となり、低消費電力を実現することができる。本実施例では金属被膜にＣｕを使用したが、他にも、Ａｇ、Ａｕ、Ｃｒ、Ｆｅ、Ｎｉ、Ｐｔまたはこれらの合金を用いることもできる。
【００７６】
また、実施例１と同様に上記各作製方法において、前記メッキを施す工程において、前記画素部のソース配線は、同電位となるように配線でつなげられていることを特徴としている。また、前記同電位となるようにつなげられた配線は、メッキ処理後にレーザー光（ＣＯ2レーザー等）で分断してもよいし、メッキ処理後に前記基板と同時に分断してもよい。また、これらの配線パターンでショートリングを形成しても良い。
【００７７】
次に、絶縁膜１２０７を全面に成膜する。絶縁膜は窒化シリコン膜を用い、膜厚を５０〜２００ｎｍとし、好ましくは１５０ｎｍの厚さで形成する。尚、ゲート絶縁膜は窒化シリコン膜に限定されるものではなく酸化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの絶縁膜を用いることもできる。（図１２（Ｃ））
【００７８】
次に、絶縁膜１２０７上に、５０〜２００ｎｍ好ましくは１００〜１５０ｎｍの膜厚で非晶質半導体膜１２０８を、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に成膜する。代表的には非晶質シリコン（ａ−Ｓｉ）膜を１００ｎｍの膜厚で成膜する。（図１２（Ｃ））
【００７９】
次に、第２のフォトリソグラフィー工程によりレジストマスク１３０１，１３０２を形成し、エッチングにより不要な部分を除去してソース配線１４１１を形成する。この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いる。（図１３（Ａ））
【００８０】
このエッチング工程で、レジストマスク１３０１，１３０２以外の場所は非晶質半導体膜１２０８をエッチングしていき、画素部のＴＦＴ１４１２は非晶質半導体膜１３０４が形成される。また保持容量１４１３は非晶質半導体膜１３０４が形成される。（図１３（Ａ））
【００８１】
次に、非晶質半導体層１３０３上に酸化シリコンまたは窒化シリコンから成る絶縁膜を１００〜２００ｎｍの厚さに形成する。図１３（Ａ）は、ゲート電極をマスクとする裏面からの露光プロセスにより、自己整合的にチャネル保護膜とする第２の絶縁層１３０５，１３０６を半導体層１３０３上に形成する。
【００８２】
次に、ｎチャネル型ＴＦＴのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成するためのドーピング工程を行う。ドーピングの方法はイオンドープ方法もしくはイオン注入法で行う。ｎ型の不純物としてリンを添加し、第２の絶縁層１３０５，１３０６をマスクとして形成される不純物領域１３０７〜１３０９を形成する。この領域のドナー濃度は１×１０16〜１×１０17／ｃｍ3の濃度とする。（図１３（Ｂ））
【００８３】
次に、プラズマＣＶＤ法により１５０ｎｍ厚の酸化窒化シリコン膜から成る第１の層間絶縁膜１３１１をソース配線１４１１、画素部のＴＦＴ１４１２、及び保持容量１４１３を覆うように成膜する。（図１３（Ｃ））
【００８４】
次に、酸化窒化シリコン膜から成る第１の層間絶縁膜１３１１上に、１．６μｍ厚のアクリル樹脂から成る有機絶縁材料である第２の層間絶縁膜１４０２を成膜する。本実施例では第２の層間絶縁膜にアクリル樹脂から成る有機絶縁材料を選択したが、有機材料としてはポリイミド等でも良く、更に無機材料を選択しても良い。その後、第４のフォトリソグラフィー工程を行い、レジストマスク１４０１を形成して、その後ドライエッチング工程により、ソース配線１４１１と非晶質半導体膜１３０７を電気的に接続するためのコンタクトホールを形成する。
また、同時に保持容量１４１３と非晶質半導体膜１３０９を電気的に接続するためのコンタクトホールを形成する。また、ゲート配線と端子部１４１０を電気的に接続するためのコンタクトホールを端子部分に形成する。（図１４（Ａ））
【００８５】
次に、ＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉ−Ｏｘｉｄｅ）等の透明電極膜を１１０ｎｍの厚さで成膜する。その後、第５のフォトリソグラフィー工程とエッチング工程を行うことにより、透明画素電極１４０３を形成する。（図１４（Ｂ））
【００８６】
次に、金属配線を形成するために、第６のフォトリソグラフィー工程とエッチング工程を行う。ソース配線１４１１と非晶質半導体膜１３０７を電気的に接続するために金属配線１４０５を形成する。また、非晶質半導体膜１３０９と透明画素電極１４０３を電気的に接続する金属配線１４０７を形成する。また、透明画素電極１４０３と保持容量１４１３を電気的に接続する金属配線１４０８を形成する。また、ゲート電極と端子部１４１０を電気的に接続するための金属配線１４０４を形成する。尚、金属配線材料としては、５０ｎｍ厚のＴｉ膜と５００ｎｍ厚のＡｌ−Ｔｉ合金膜の積層膜を使用することができる。（図１４（Ｃ））
【００８７】
実施例４に示した半導体表示装置の作製方法は、ＩＴＯ等の透明画素電極を形成した後に金属配線を形成したが、金属配線を形成した後にＩＴＯ等の透明画素電極を形成した半導体表示装置の作製全体のフォトリソグラフィー工程数も同一である。よって、金属配線とＩＴＯ等の透明画素電極はどちらを先に形成しても良い。
【００８８】
以上のような６回のフォトリソグラフィー工程により、Ｃｕメッキを施したソース配線１４１１と、逆スタガ型の画素部のＴＦＴ１４１２及び保持容量１４１３と、端子部１４１０で構成された透過型の半導体表示装置を作製することができる。
【００８９】
また、画素電極を金属配線と同じ金属を用いれば５回のフォトリソグラフィー工程で反射型の半導体装置を作製することができる。
【００９０】
尚、本実施例も実施例１と同様に画像表示を行うためにＩＣチップで形成された駆動回路を実装している。
【実施例５】
【００９１】
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電気光学装置に用いることができる。即ち、それら電気光学装置を表示部として組み込んだ電子機器全てに本発明を実施できる。
【００９２】
上記の様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図５および図６に示す。
【００９３】
図５（Ａ）はパーソナルコンピュータであり、本体５０１、画像入力部５０２、表示部５０３、キーボード５０４等を含む。本発明を表示部５０３に適用することができる。
【００９４】
図５（Ｂ）はモバイルコンピュータであり、本体５０５、表示部５０６、カメラ部５０７、受像部５０８、操作スイッチ５０９等を含む。本発明は表示部に適用できる。
【００９５】
図５（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体５１０、表示部５１１、スピーカー部５１２、記録媒体５１３、操作スイッチ５１４等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部５１１に適用することができる。
【００９６】
図６（Ａ）は携帯書籍（電子書籍）であり、本体６０１、表示部６０２，６０３、記憶媒体６０４、操作スイッチ６０５、アンテナ６０６等を含む。本発明は表示部６０２，６０３に適用することができる。
【００９７】
図６（Ｂ）はディスプレイであり、本体６０７、表示部６０８、支持台６０９等を含む。本発明は表示部６０８に適用することができる。
【００９８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施形態１、実施形態２、実施例１〜実施例５のどのような組み合わせからなる構成を用いても実現することができる。
【図面の簡単な説明】
【００９９】
【図１】ソース配線にＣｕメッキを行った透過型半導体装置の作製工程の図
【図２】ソース配線にＣｕメッキを行った透過型半導体装置の作製工程の図
【図３】ソース配線にＣｕメッキを行った透過型半導体装置の作製工程の図
【図４】ソース配線にＣｕメッキを行った反射型半導体装置の作製工程の図
【図５】半導体装置を利用した装置の一例を説明する図
【図６】半導体装置を利用した装置の一例を説明する図
【図７】画素の上面図を示す図
【図８】ソース配線を含む配線パターンの図
【図９】ソース配線にＣｕメッキを行った透過型半導体装置の作製工程の図
【図１０】ソース配線にＣｕメッキを行った透過型半導体装置の作製工程の図
【図１１】ソース配線にＣｕメッキを行った透過型半導体装置の作製工程の図
【図１２】チャネルストップ型の透過型半導体装置の作製工程の図
【図１３】チャネルストップ型の透過型半導体装置の作製工程の図
【図１４】チャネルストップ型の透過型半導体装置の作製工程の図
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された半導体回路を有する半導体装置及びその作製方法に係わり、特に液晶表示パネルに代表される電気光学装置及び前記電気光学装置を部品として搭載した電子機器に関する技術である。
【０００２】
なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を指し、電気光学装置（以下、表示装置と記す）、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数百〜数千ｎｍ程度）を用いてＴＦＴを作製する技術が開発されている。ＴＦＴは集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＩＣ）や電気光学装置のような半導体装置に広く応用され、特に表示装置などのスイッチング素子として開発が急がれている。
【０００４】
半導体装置は、パッシブ型の液晶表示装置と比較して高精細な画像が得られることから、アクティブマトリックス型の液晶表示装置が多く用いられている。そして、アクティブマトリックス液晶表示装置はゲート配線と、ソース配線と、前記ゲート線と前記ソース線の交差に設けた画素部のＴＦＴと、前記画素部のＴＦＴに接続する画素電極とを有している。従来のアクティブマトリックス液晶表示装置のゲート配線はＴｉ／Ａｌ／Ｔｉの３層構造になっており、また従来のアクティブマトリックス液晶表示装置のソース配線はＴａＮ／Ｗの２層構造になっている。前記ソース配線材料のＴａＮ／Ｗは熱処理に耐えうる金属材料で、配線抵抗がＡｌ等と比較するとやや高くなっている。
【０００５】
このような構造を有する従来のアクティブマトリックス液晶表示装置は、モニターやテレビさらに携帯端末の表示装置として用途が拡大しているとともに量産化が進んでいる。更に、画面サイズの大面積化、高精細化、高開口率化、高信頼性の要求が高まっている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の５インチ程度の画面サイズの半導体装置ならば、半導体表示装置の配線抵抗は問題にならなかった。しかし、画面サイズが大画面化するとゲート配線とソース配線の長さが増加して、特にＴａＮ／Ｗの金属材料でできているソース配線の配線抵抗が高くなる問題が発生し、消費電力の増大を引き起こしていた。そこで、配線材料としてＡｌを選択する手段もあるが、熱処理によりヒロックやウィスカー等の突起物の形成や、Ａｌ原子のチャネル形成領域への拡散により、ＴＦＴの動作不良やＴＦＴ特性の低下を引き起こし、半導体装置のパネル表示において線欠陥や点欠陥等の表示不良の原因に繋がり、歩留まり及び信頼性の低下を招いていた。
【０００７】
そこで本発明は、大画面化しても低消費電力、歩留まり及び信頼性の向上を実現するための半導体装置の構造及びその作製方法を提供することを課題としている。
【課題を解決するための手段】
【０００８】
本発明は、低抵抗な材料（代表例としてＣｕ、Ａｇ、Ａｕ、Ｃｒ、Ｆｅ、Ｎｉ、Ｐｔまたはそれらの合金）でメッキされたソース配線と、逆スタガ型の画素部のＴＦＴと、保持容量と、及び端子部を有する半導体装置を作製することである。尚、画面サイズが大画面化する際に形状が大きくなるのは画素部のみであるために、画素部以外のところには金属被膜をメッキする必要がない。つまり、画素部のソース配線のみに金属被膜がメッキされれば良い。
【０００９】
ソース配線のみに金属被膜をメッキする方法を図８に基づいて説明する。メッキを行うための電極であるメッキ処理用電極８０５を取り付けた配線パターンを基板に形成する。この配線パターンにはゲート配線側駆動回路に接続される端子部８０８と、ソース配線側駆動回路に接続される端子部８０９が形成されている。また、前記配線パターンは図８のようにソース配線になるパターンが形成されている。尚、金属被膜をメッキする部分は画素部のソース配線のみなので、ソース配線になるパターンはソース配線側駆動回路に接続される端子部とは接続されていない。
【００１０】
この配線パターンを用いてメッキを行うことにより画素部のソース配線のみに金属被膜をメッキすることができる。よって、画面サイズを大画面化しても低消費電力を実現できる半導体装置を作製することができる。
【発明の効果】
【００１１】
本発明は、アクティブマトリクス型の液晶表示装置に代表される半導体装置において、半導体装置のソース配線上に電気抵抗のより低い金属被膜をメッキ法で成膜することで、画面サイズを大画面化しても低消費電力を実現することが可能となる。よって、対角４０インチや対角５０インチの大画面の半導体装置にも本発明は対応することができる。
【発明を実施するための最良の形態】
【００１２】
（実施形態１）
本発明を実施した透過型の半導体装置を以下に説明する。
【００１３】
まず、基板上に導電膜を全面に成膜し、第１のフォトリソグラフィー工程により所望の形状に導電膜を形成する。
【００１４】
次に、ソース配線に接続しているメッキ処理用電極８０５から、メッキに適した電流を流し金属被膜をソース配線にメッキする。この際、図８で示したような形状に導電膜を形成しているために、基板に電極を取り付けることでソース配線のみに金属被膜をメッキすることができる。
【００１５】
尚、本明細書における金属被膜とは、Ｃｕ、Ａｇ、Ａｕ、Ｃｒ、Ｆｅ、Ｎｉ、Ｐｔ、またはこれらの合金のことを示す。
【００１６】
また、上記各作製方法において、前記メッキを施す工程において、前記画素部のソース配線は、同電位となるように配線でつなげられていることを特徴としている。また、前記同電位となるようにつなげられた配線は、メッキ処理後にレーザー光（ＣＯ2レーザー等）で分断してもよいし、メッキ処理後に前記基板と同時に分断してもよい。また、これらの配線パターンでショートリングを形成しても良い。
【００１７】
次に、全面に絶縁膜を成膜する。絶縁膜上に第１の非晶質半導体膜と一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜を積層する。
これらの積層膜を第２のフォトリソグラフィー工程により不要な部分をエッチングで除去し、ソース配線、ゲート電極、保持容量を所望の形状に形成する。
【００１８】
次に、第２のフォトリソグラフィー工程のレジストマスクを除去した後に、第３のフォトリソグラフィー工程により一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜の一部を除去して、ゲート電極のソース領域とドレイン領域を形成する。
【００１９】
次に、第３のフォトリソグラフィー工程のレジストマスクを除去した後、第１の層間絶縁膜をソース配線、画素部のＴＦＴ、保持容量、及び端子部を覆うように成膜する。
【００２０】
次に、第１の層間絶縁膜上にアクリル樹脂から成る有機絶縁材料である第２の層間絶縁膜を成膜する。その後、第４のフォトリソグラフィー工程を行い、レジストマスクを形成して、その後ドライエッチング工程により、コンタクトホールを形成する。ここではゲート電極の一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜に達するコンタクトホールと、保持容量の一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜に達するコンタクトホールと、ソース配線に達するコンタクトホールを形成する。また同時に、端子部の余分な第１の層間絶縁膜と第２の層間絶縁膜をエッチングして、端子部を形成する。
【００２１】
次に、第５のフォトリソグラフィー工程により、一導電型（ｎ型またはｐ型）
の不純物元素を含有する第２の非晶質半導体膜（ドレイン領域）と保持容量を電気的に接続するための透明画素電極を形成する。
【００２２】
次に、低抵抗な金属材料から成る金属配線を形成し、第６のフォトリソグラフィー工程によりゲート配線、ソース配線と一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜とを接続する電極、及び端子部と電気的に接続する金属配線を形成する。本発明において、ゲート配線は層間絶縁膜に設けられたコンタクトホールを通じて第１のゲート電極または第２のゲート電極と電気的に接続されている。また、ソース配線は層間絶縁膜に設けられたコンタクトホールを通じてソース配線と一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜（ソース領域）と電気的に接続されている。また、画素電極は、層間絶縁膜に設けられたコンタクトホールを通じて一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜（ドレイン領域）と電気的に接続されている。
【００２３】
このように合計６回のフォトリソグラフィー工程により、金属被膜メッキを施したソース配線と、逆スタガ型の画素部のＴＦＴ、保持容量と、及び端子部で構成された透過型の半導体表示装置を作製することができる。
【００２４】
（実施形態２）
本発明を実施した透過型の半導体装置を以下に説明する。
【００２５】
反射型の半導体装置は透過型の半導体装置を作製する第４のフォトリソグラフィー工程までは同じ工程で作製することができる。第５のフォトリソグラフィー工程により、ゲート配線、ソース配線と一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜（ソース領域）とを接続する電極、画素電極、及び端子部と電気的に接続する金属配線を形成する。尚、この金属配線の材料は、画素電極を構成するため反射性の高い金属材料が好ましく、代表的にはＡｌ、またはＡｇを主成分とする材料を用いる。
【００２６】
上記の際、画素電極を金属配線と同様の元素で作製することにより、第５のフォトリソグラフィー工程の時に画素電極を同時に形成することができる。
【００２７】
このように合計５回のフォトリソグラフィー工程により、金属被膜メッキを施したソース配線と、逆スタガ型の画素部のＴＦＴ、保持容量と、及び端子部で構成された反射型の半導体表示装置を作製することができる。
【実施例１】
【００２８】
本発明の実施例を図１〜図３、図７に基づいて説明する。本実施例では液晶表示装置の作製方法を示し、基板上に画素部のＴＦＴを逆スタガ型で作製し、前記ＴＦＴに接続する保持容量を作製する方法について工程に従って詳細に説明する。また、図１〜図３には、前記基板の端部に設けられた他の基板に設けた回路の配線と電気的に接続するための端子部を作製工程に同時に示した。尚、図１〜図３の断面図は図７のＡ〜Ａ’の断面である。
【００２９】
最初に、透光性有する基板１００を用いて半導体表示装置を作成する。用いることのできる基板として、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。更に他の基板として、石英基板、プラスチック基板などの透光性基板を用いることもできる。
【００３０】
上記基板１００上に導電層を基板全面に形成した後、第１のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ソース配線１０２、ゲート電極１０３，１０４、保持容量１０５、及び端子１０１）を形成する。（図１（Ａ））
【００３１】
上記の配線及び電極の材料としては、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物で形成する。さらに、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物から複数選択し、それを積層することもできる。
【００３２】
次に、ソース配線１０２及び端子部１０１にＣｕ被膜１０６及び１１０をメッキ法により形成する。（図１（Ｂ））従来の５インチ程度の画面サイズであるならば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物で形成しても配線抵抗は問題にならなかったが、画面サイズが大画面化するとそれぞれの配線の長さが増加して、配線抵抗が高くなる問題が発生し、消費電力の増大を引き起こす。よって、Ｃｕ被膜１０６をソース配線のみにメッキすることで配線抵抗を下げることが可能となり、低消費電力を実現することができる。本実施例では金属被膜にＣｕを使用したが、他にも、Ａｇ、Ａｕ、Ｃｒ、Ｆｅ、Ｎｉ、Ｐｔまたはこれらの合金を用いることもできる。
【００３３】
また、上記各作製方法において、前記メッキを施す工程において、前記画素部のソース配線は、同電位となるように配線でつなげられていることを特徴としている。また、前記同電位となるようにつなげられた配線は、メッキ処理後にレーザー光（ＣＯ2レーザー等）で分断してもよいし、メッキ処理後に前記基板と同時に分断してもよい。また、これらの配線パターンでショートリングを形成しても良い。
【００３４】
次に、絶縁膜１０７を全面に成膜する。絶縁膜は窒化シリコン膜を用い、膜厚を５０〜２００ｎｍとし、好ましくは１５０ｎｍの厚さで形成する。尚、ゲート絶縁膜は窒化シリコン膜に限定されるものではなく酸化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの絶縁膜を用いることもできる。（図１（Ｃ））
【００３５】
次に、絶縁膜１０７上に、５０〜２００ｎｍ好ましくは１００〜１５０ｎｍの膜厚で第１の非晶質半導体膜１０８を、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に成膜する。代表的には非晶質シリコン（ａ−Ｓｉ）膜を１００ｎｍの膜厚で成膜する。（図１（Ｃ））
【００３６】
次に、一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜１０９を２０〜８０ｎｍの厚さで成膜する。一導電型（ｎ型またはｐ型）を付与する不純物元素を含む第２の非晶質半導体膜１０９は、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に成膜する。本実施例ではリンが添加されたシリコンターゲットを用いてｎ型の不純物元素を含有する第２の非晶質半導体膜１０９を成膜した。（図１（Ｃ））
【００３７】
次に、第２のフォトリソグラフィー工程によりレジストマスク２０５，２０６を形成し、エッチングにより不要な部分を除去してソース配線３１１を形成する。この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いる。（図２（Ａ））
【００３８】
このエッチング工程で、レジストマスク２０５，２０６以外の場所は第２の非晶質半導体膜１０９、及び第１の非晶質半導体膜１０８を順次エッチングしていき、画素部のＴＦＴ３１２は第２の非晶質半導体膜２０３、及び第１の非晶質半導体膜２０１が形成される。また保持容量３１３は第２の非晶質半導体膜２０４、及び第１の非晶質半導体膜２０２が形成される。
【００３９】
次に、レジストマスク２０５，２０６を除去した後、第３のフォトリソグラフィー工程を行い、レジストマスク２０７を形成して、エッチングにより不要な部分を除去して第１の非晶質半導体膜２０８、第２の非晶質半導体膜２０９，２１０，２１１を形成する。（図２（Ｂ））
【００４０】
次に、上記レジストマスク２０７を除去した後、プラズマＣＶＤ法により１５０ｎｍ厚の酸化窒化シリコン膜から成る第１の層間絶縁膜２１３をソース配線３１１、画素部のＴＦＴ３１２、及び保持容量３１３を覆うように成膜する。（図２（Ｃ））
【００４１】
次に、酸化窒化シリコン膜から成る第１の層間絶縁膜２１３上に、１．６μｍ厚のアクリル樹脂から成る有機絶縁材料である第２の層間絶縁膜３０２を成膜する。本実施例では第２の層間絶縁膜にアクリル樹脂から成る有機絶縁材料を選択したが、有機材料としてはポリイミド等でも良く、更に無機材料を選択しても良い。その後、第４のフォトリソグラフィー工程を行い、レジストマスク３０１を形成して、その後ドライエッチング工程により、ソース配線３１１と第２の非晶質半導体膜２０９を電気的に接続するためのコンタクトホールを形成する。また、同時に保持容量３１３と第２の非晶質半導体膜２１１を電気的に接続するためのコンタクトホールを形成する。また、ゲート配線と端子部３１０を電気的に接続するためのコンタクトホールを端子部分に形成する。（図３（Ａ））
【００４２】
次に、ＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉ−Ｏｘｉｄｅ）等の透明電極膜を１１０ｎｍの厚さで成膜する。その後、第５のフォトリソグラフィー工程とエッチング工程を行うことにより、透明画素電極３０９を形成する。（図３（Ｂ））
【００４３】
次に、金属配線を形成するために、第６のフォトリソグラフィー工程とエッチング工程を行う。ソース配線３１１と第２の非晶質半導体膜２０９を電気的に接続するために金属配線３０３を形成する。また、第２の非晶質半導体膜２１１と透明画素電極３０９を電気的に接続する金属配線３０５を形成する。また、透明画素電極３０９と保持容量３１３を電気的に接続する金属配線３０６を形成する。また、ゲート電極と端子部３１０を電気的に接続するための金属配線３０８を形成する。尚、金属配線材料としては、５０ｎｍ厚のＴｉ膜と５００ｎｍ厚のＡｌ−Ｔｉ合金膜の積層膜を使用することができる。（図３（Ｃ））
【００４４】
実施例１に示した半導体表示装置の作製方法は、ＩＴＯ等の透明画素電極を形成した後に金属配線を形成したが、金属配線を形成した後にＩＴＯ等の透明画素電極を形成した半導体表示装置の作製全体のフォトリソグラフィー工程数も同一である。よって、金属配線とＩＴＯ等の透明画素電極はどちらを先に形成しても良い。
【００４５】
以上のような６回のフォトリソグラフィー工程により、Ｃｕメッキを施したソース配線３１１と、逆スタガ型の画素部のＴＦＴ３１２及び保持容量３１３と、端子部３１０で構成された透過型の半導体表示装置を作製することができる。
【００４６】
尚、本実施例により得られる非晶質半導体膜で活性層を形成したＴＦＴは、電界効果移動度が小さく１ｃｍ2／Ｖｓｅｃ程度しか得られていない。そのために、画像表示を行うための駆動回路はＩＣチップで形成され、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式やＣＯＧ（Ｃｈｉｐ ｏｎ ｇｌａｓｓ）方式で実装されている。
【実施例２】
【００４７】
実施例１では反射型の半導体表示装置を６回のフォトリソグラフィー工程で作製することができることを示したが、本実施例では５回のフォトリソグラフィー工程で反射型の半導体表示装置を作製する方法を図４に示す。
【００４８】
本実施例は実施例１の図３（Ａ）の状態まで同一の工程であるので、異なる工程についてのみ以下に示す。尚、図３（Ａ）に対応する箇所は同一の符号を用いた。
【００４９】
まず、実施例１に従って図３（Ａ）の状態を得た後、第５のフォトリソグラフィー工程とエッチング工程を行うことにより、ソース配線３１１と第２の非晶質半導体膜２０９を電気的に接続するために金属配線４０２を形成する。また、同時に画素電極４０１を形成する。さらに、端子部と電気的に接続する金属配線４０５を同時に形成する。（図４（Ｂ））
【００５０】
このように合計５回のフォトリソグラフィー工程により、金属被膜メッキを施したソース配線３１１と、逆スタガ型の画素部のＴＦＴ３１２、保持容量３１３と、及び端子部３１０で構成された反射型の半導体表示装置を作製することができる。
【実施例３】
【００５１】
実施例１及び実施例２では、メッキ工程を第１のフォトリソグラフィー工程の後に行ったが、本実施例では第４のフォトリソグラフィー工程の後にメッキ工程を行うことを図９〜図１１に基づいて説明する。
【００５２】
最初に、透光性有する基板９００を用いて半導体表示装置を作成する。用いることのできる基板として、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。更に他の基板として、石英基板、プラスチック基板などの透光性基板を用いることもできる。
【００５３】
上記基板上に導電層を基板全面に形成した後、第１のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ソース配線９０２、ゲート電極９０３，９０４、保持容量９０５、及び端子９０１）を形成する。（図９（Ａ））
【００５４】
上記の配線及び電極の材料としては、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物で形成する。さらに、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物から複数選択し、それを積層することもできる。
【００５５】
次に、絶縁膜９０６を全面に成膜する。絶縁膜は窒化シリコン膜を用い、膜厚を５０〜２００ｎｍとし、好ましくは１５０ｎｍの厚さで形成する。尚、ゲート絶縁膜は窒化シリコン膜に限定されるものではなく酸化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの絶縁膜を用いることもできる。（図９（Ｂ））
【００５６】
次に、絶縁膜９０６上に、５０〜２００ｎｍ好ましくは１００〜１５０ｎｍの膜厚で第１の非晶質半導体膜９０７を、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に成膜する。代表的には非晶質シリコン（ａ−Ｓｉ）膜を１００ｎｍの膜厚で成膜する。（図９（Ｂ））
【００５７】
次に、一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜９０８を２０〜８０ｎｍの厚さで成膜する。一導電型（ｎ型またはｐ型）を付与する不純物元素を含む第２の非晶質半導体膜９０８は、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に成膜する。本実施例ではリンが添加されたシリコンターゲットを用いてｎ型の不純物元素を含有する第２の非晶質半導体膜９０８を成膜した。（図９（Ｂ））
【００５８】
次に、第２のフォトリソグラフィー工程によりレジストマスク９０９，９１０を形成し、エッチングにより不要な部分を除去してソース配線１１１１を形成する。この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いる。（図９（Ｃ））
【００５９】
このエッチング工程で、レジストマスク９０９，９１０以外の場所は第２の非晶質半導体膜９０８、及び第１の非晶質半導体膜９０７を順次エッチングしていき、画素部のＴＦＴ１１１２は第２の非晶質半導体膜９１３、及び第１の非晶質半導体膜９１１が形成される。また保持容量１１１３は第２の非晶質半導体膜９１４、及び第１の非晶質半導体膜９１２が形成される。
【００６０】
次に、レジストマスク９０９，９１０を除去した後、第３のフォトリソグラフィー工程を行い、レジストマスク１００１を形成して、エッチングにより不要な部分を除去して第１の非晶質半導体膜１００２、第２の非晶質半導体膜１００３，１００４，１００５を形成する。（図１０（Ａ））
【００６１】
次に、上記レジストマスク１００１を除去した後、プラズマＣＶＤ法により１５０ｎｍ厚の酸化窒化シリコン膜から成る第１の層間絶縁膜１００６をソース配線１１１１、画素部のＴＦＴ１１１２、及び保持容量１１１３を覆うように成膜する。（図１０（Ｂ））
【００６２】
次に、酸化窒化シリコン膜から成る第１の層間絶縁膜１００６上に、１．６μｍ厚のアクリル樹脂から成る有機絶縁材料である第２の層間絶縁膜１００８を成膜する。本実施例では第２の層間絶縁膜にアクリル樹脂から成る有機絶縁材料を選択したが、有機材料としてはポリイミド等でも良く、更に無機材料を選択しても良い。その後、第４のフォトリソグラフィー工程を行い、レジストマスク１００７を形成して、その後ドライエッチング工程により、ソース配線１１１１上と端子部１１１０上の第１の層間絶縁膜と第２の層間絶縁膜を取り除く。また、保持容量１１１３と第２の非晶質半導体膜１００５を電気的に接続するためのコンタクトホールを形成する。（図１０（Ｃ））
【００６３】
次に、ソース配線１１１０及び端子部１１１１にＣｕ被膜１１０１及び１１０２をメッキ法により形成する。（図１１（Ａ））ここで用いる金属被膜は実施例１と同様にＡｇ、Ａｕ、Ｃｒ、Ｆｅ、Ｎｉ、Ｐｔまたはこれらの合金を用いることもできる。
【００６４】
また、実施例１と同様に上記各作製方法において、前記メッキを施す工程において、前記画素部のソース配線は、同電位となるように配線でつなげられていることを特徴としている。また、前記同電位となるようにつなげられた配線は、メッキ処理後にレーザー光（ＣＯ2レーザー等）で分断してもよいし、メッキ処理後に前記基板と同時に分断してもよい。また、これらの配線パターンでショートリングを形成しても良い。
【００６５】
次に、ＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉ−Ｏｘｉｄｅ）等の透明電極膜を１１０ｎｍの厚さで成膜する。その後、第５のフォトリソグラフィー工程とエッチング工程を行うことにより、透明画素電極１１０３を形成する。（図１１（Ｂ））
【００６６】
次に、金属配線を形成するために、第６のフォトリソグラフィー工程とエッチング工程を行う。ソース配線１１１１と第２の非晶質半導体膜１００３を電気的に接続するために金属配線１１０５を形成する。また、第２の非晶質半導体膜１００５と透明画素電極１１０３を電気的に接続する金属配線１１０７を形成する。また、透明画素電極１１０３と保持容量１１１３を電気的に接続する金属配線１１０８を形成する。また、ゲート電極と端子部１１１０を電気的に接続するための金属配線１１０４を形成する。尚、金属配線材料としては、５０ｎｍ厚のＴｉ膜と５００ｎｍ厚のＡｌ−Ｔｉ合金膜の積層膜を使用することができる。（図１１（Ｃ））
【００６７】
実施例３に示した半導体表示装置の作製方法は、ＩＴＯ等の透明画素電極を形成した後に金属配線を形成したが、金属配線を形成した後にＩＴＯ等の透明画素電極を形成した半導体表示装置の作製全体のフォトリソグラフィー工程数も同一である。よって、金属配線とＩＴＯ等の透明画素電極はどちらを先に形成しても良い。
【００６８】
以上のような６回のフォトリソグラフィー工程により、Ｃｕメッキを施したソース配線１１１１と、逆スタガ型の画素部のＴＦＴ１１１２及び保持容量１１１３と、端子部１１１０で構成された透過型の半導体表示装置を作製することができる。
【００６９】
また、画素電極に金属配線と同じ金属を用いれば５回のフォトリソグラフィー工程で反射型の半導体装置を作製することができる。
【００７０】
尚、本実施例も実施例１と同様に画像表示を行うためにＩＣチップで形成された駆動回路を実装している。
【実施例４】
【００７１】
実施例１〜実施例３までは、画素部のＴＦＴがチャネルエッチ型の半導体装置であったが、本実施例では、画素部のＴＦＴがチャネルストップ型の半導体装置の実施例を図１２〜図１４に基づいて説明する。
【００７２】
最初に、透光性有する基板１２００を用いて半導体表示装置を作成する。用いることのできる基板として、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。更に他の基板として、石英基板、プラスチック基板などの透光性基板を用いることもできる。
【００７３】
上記基板上に導電層を基板全面に形成した後、第１のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ソース配線１２０２、ゲート電極１２０３，１２０４、保持容量１２０５、及び端子１２０１）を形成する。（図１２（Ａ））
【００７４】
上記の配線及び電極の材料としては、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物で形成する。さらに、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物から複数選択し、それを積層することもできる。
【００７５】
次に、ソース配線１２０２及び端子部１２０１にＣｕ被膜１２０６及び１２０９をメッキ法により形成する。（図１２（Ｂ））従来の５インチ程度の画面サイズであるならば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄから選ばれた元素、前記元素を成分とする合金、または前記元素を成分とする窒化物で形成しても配線抵抗は問題にならなかったが、画面サイズが大画面化するとそれぞれの配線の長さが増加して、配線抵抗が高くなる問題が発生し、消費電力の増大を引き起こす。よって、Ｃｕ膜１２０６をソース配線のみにメッキすることで配線抵抗を下げることが可能となり、低消費電力を実現することができる。本実施例では金属被膜にＣｕを使用したが、他にも、Ａｇ、Ａｕ、Ｃｒ、Ｆｅ、Ｎｉ、Ｐｔまたはこれらの合金を用いることもできる。
【００７６】
また、実施例１と同様に上記各作製方法において、前記メッキを施す工程において、前記画素部のソース配線は、同電位となるように配線でつなげられていることを特徴としている。また、前記同電位となるようにつなげられた配線は、メッキ処理後にレーザー光（ＣＯ2レーザー等）で分断してもよいし、メッキ処理後に前記基板と同時に分断してもよい。また、これらの配線パターンでショートリングを形成しても良い。
【００７７】
次に、絶縁膜１２０７を全面に成膜する。絶縁膜は窒化シリコン膜を用い、膜厚を５０〜２００ｎｍとし、好ましくは１５０ｎｍの厚さで形成する。尚、ゲート絶縁膜は窒化シリコン膜に限定されるものではなく酸化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの絶縁膜を用いることもできる。（図１２（Ｃ））
【００７８】
次に、絶縁膜１２０７上に、５０〜２００ｎｍ好ましくは１００〜１５０ｎｍの膜厚で非晶質半導体膜１２０８を、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に成膜する。代表的には非晶質シリコン（ａ−Ｓｉ）膜を１００ｎｍの膜厚で成膜する。（図１２（Ｃ））
【００７９】
次に、第２のフォトリソグラフィー工程によりレジストマスク１３０１，１３０２を形成し、エッチングにより不要な部分を除去してソース配線１４１１を形成する。この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いる。（図１３（Ａ））
【００８０】
このエッチング工程で、レジストマスク１３０１，１３０２以外の場所は非晶質半導体膜１２０８をエッチングしていき、画素部のＴＦＴ１４１２は非晶質半導体膜１３０４が形成される。また保持容量１４１３は非晶質半導体膜１３０４が形成される。（図１３（Ａ））
【００８１】
次に、非晶質半導体層１３０３上に酸化シリコンまたは窒化シリコンから成る絶縁膜を１００〜２００ｎｍの厚さに形成する。図１３（Ａ）は、ゲート電極をマスクとする裏面からの露光プロセスにより、自己整合的にチャネル保護膜とする第２の絶縁層１３０５，１３０６を半導体層１３０３上に形成する。
【００８２】
次に、ｎチャネル型ＴＦＴのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を形成するためのドーピング工程を行う。ドーピングの方法はイオンドープ方法もしくはイオン注入法で行う。ｎ型の不純物としてリンを添加し、第２の絶縁層１３０５，１３０６をマスクとして形成される不純物領域１３０７〜１３０９を形成する。この領域のドナー濃度は１×１０16〜１×１０17／ｃｍ3の濃度とする。（図１３（Ｂ））
【００８３】
次に、プラズマＣＶＤ法により１５０ｎｍ厚の酸化窒化シリコン膜から成る第１の層間絶縁膜１３１１をソース配線１４１１、画素部のＴＦＴ１４１２、及び保持容量１４１３を覆うように成膜する。（図１３（Ｃ））
【００８４】
次に、酸化窒化シリコン膜から成る第１の層間絶縁膜１３１１上に、１．６μｍ厚のアクリル樹脂から成る有機絶縁材料である第２の層間絶縁膜１４０２を成膜する。本実施例では第２の層間絶縁膜にアクリル樹脂から成る有機絶縁材料を選択したが、有機材料としてはポリイミド等でも良く、更に無機材料を選択しても良い。その後、第４のフォトリソグラフィー工程を行い、レジストマスク１４０１を形成して、その後ドライエッチング工程により、ソース配線１４１１と非晶質半導体膜１３０７を電気的に接続するためのコンタクトホールを形成する。
また、同時に保持容量１４１３と非晶質半導体膜１３０９を電気的に接続するためのコンタクトホールを形成する。また、ゲート配線と端子部１４１０を電気的に接続するためのコンタクトホールを端子部分に形成する。（図１４（Ａ））
【００８５】
次に、ＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉ−Ｏｘｉｄｅ）等の透明電極膜を１１０ｎｍの厚さで成膜する。その後、第５のフォトリソグラフィー工程とエッチング工程を行うことにより、透明画素電極１４０３を形成する。（図１４（Ｂ））
【００８６】
次に、金属配線を形成するために、第６のフォトリソグラフィー工程とエッチング工程を行う。ソース配線１４１１と非晶質半導体膜１３０７を電気的に接続するために金属配線１４０５を形成する。また、非晶質半導体膜１３０９と透明画素電極１４０３を電気的に接続する金属配線１４０７を形成する。また、透明画素電極１４０３と保持容量１４１３を電気的に接続する金属配線１４０８を形成する。また、ゲート電極と端子部１４１０を電気的に接続するための金属配線１４０４を形成する。尚、金属配線材料としては、５０ｎｍ厚のＴｉ膜と５００ｎｍ厚のＡｌ−Ｔｉ合金膜の積層膜を使用することができる。（図１４（Ｃ））
【００８７】
実施例４に示した半導体表示装置の作製方法は、ＩＴＯ等の透明画素電極を形成した後に金属配線を形成したが、金属配線を形成した後にＩＴＯ等の透明画素電極を形成した半導体表示装置の作製全体のフォトリソグラフィー工程数も同一である。よって、金属配線とＩＴＯ等の透明画素電極はどちらを先に形成しても良い。
【００８８】
以上のような６回のフォトリソグラフィー工程により、Ｃｕメッキを施したソース配線１４１１と、逆スタガ型の画素部のＴＦＴ１４１２及び保持容量１４１３と、端子部１４１０で構成された透過型の半導体表示装置を作製することができる。
【００８９】
また、画素電極を金属配線と同じ金属を用いれば５回のフォトリソグラフィー工程で反射型の半導体装置を作製することができる。
【００９０】
尚、本実施例も実施例１と同様に画像表示を行うためにＩＣチップで形成された駆動回路を実装している。
【実施例５】
【００９１】
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電気光学装置に用いることができる。即ち、それら電気光学装置を表示部として組み込んだ電子機器全てに本発明を実施できる。
【００９２】
上記の様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図５および図６に示す。
【００９３】
図５（Ａ）はパーソナルコンピュータであり、本体５０１、画像入力部５０２、表示部５０３、キーボード５０４等を含む。本発明を表示部５０３に適用することができる。
【００９４】
図５（Ｂ）はモバイルコンピュータであり、本体５０５、表示部５０６、カメラ部５０７、受像部５０８、操作スイッチ５０９等を含む。本発明は表示部に適用できる。
【００９５】
図５（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体５１０、表示部５１１、スピーカー部５１２、記録媒体５１３、操作スイッチ５１４等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部５１１に適用することができる。
【００９６】
図６（Ａ）は携帯書籍（電子書籍）であり、本体６０１、表示部６０２，６０３、記憶媒体６０４、操作スイッチ６０５、アンテナ６０６等を含む。本発明は表示部６０２，６０３に適用することができる。
【００９７】
図６（Ｂ）はディスプレイであり、本体６０７、表示部６０８、支持台６０９等を含む。本発明は表示部６０８に適用することができる。
【００９８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施形態１、実施形態２、実施例１〜実施例５のどのような組み合わせからなる構成を用いても実現することができる。
【図面の簡単な説明】
【００９９】
【図１】ソース配線にＣｕメッキを行った透過型半導体装置の作製工程の図
【図２】ソース配線にＣｕメッキを行った透過型半導体装置の作製工程の図
【図３】ソース配線にＣｕメッキを行った透過型半導体装置の作製工程の図
【図４】ソース配線にＣｕメッキを行った反射型半導体装置の作製工程の図
【図５】半導体装置を利用した装置の一例を説明する図
【図６】半導体装置を利用した装置の一例を説明する図
【図７】画素の上面図を示す図
【図８】ソース配線を含む配線パターンの図
【図９】ソース配線にＣｕメッキを行った透過型半導体装置の作製工程の図
【図１０】ソース配線にＣｕメッキを行った透過型半導体装置の作製工程の図
【図１１】ソース配線にＣｕメッキを行った透過型半導体装置の作製工程の図
【図１２】チャネルストップ型の透過型半導体装置の作製工程の図
【図１３】チャネルストップ型の透過型半導体装置の作製工程の図
【図１４】チャネルストップ型の透過型半導体装置の作製工程の図
【特許請求の範囲】
【請求項１】
絶縁表面上に形成されたゲート電極と、
前記ゲート電極上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の非晶質半導体膜と、
前記第１の非晶質半導体膜上に形成されたｎ型を付与する不純物元素を有する第２の非晶質半導体膜を有する逆スタガ型薄膜トランジスタを画素部に用いる半導体装置であって、
前記第２の非晶質半導体膜にソース領域、ドレイン領域が形成され、
前記第２の非晶質半導体膜のソース領域、ドレイン領域のいずれか一方とソース配線が、前記絶縁膜上の第１の金属配線により電気的に接続され、
前記第２の非晶質半導体膜のソース領域、ドレイン領域のいずれか他方と画素電極が、前記絶縁膜上の第２の金属配線により電気的に接続され、
前記第１の金属配線と前記第２の金属配線は同一の金属から形成され、
前記ソース配線は前記絶縁膜下に形成され、前記ソース配線と前記ゲート電極は同一平面上に形成され、同一の金属から形成されていることを特徴とする半導体装置。
【請求項２】
絶縁表面上に形成されたゲート電極と、
前記ゲート電極上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の非晶質半導体膜と、
前記第１の非晶質半導体膜上に形成されたｎ型を付与する不純物元素を有する第２の非晶質半導体膜を有する逆スタガ型薄膜トランジスタを画素部の薄膜トランジスタとする半導体装置であって、
前記第２の非晶質半導体膜にソース領域、ドレイン領域が形成され、
前記第２の非晶質半導体膜のソース領域、ドレイン領域のいずれか一方とソース配線が、前記絶縁膜上の第１の金属配線により電気的に接続され、
前記第２の非晶質半導体膜のソース領域、ドレイン領域のいずれか他方と画素電極が、前記絶縁膜上の第２の金属配線により電気的に接続され、
前記第１の金属配線と前記第２の金属配線は同一の金属から形成され、
前記ソース配線は前記絶縁膜下に形成され、前記ソース配線と前記ゲート電極は同一平面上に形成され、同一の金属から形成されており、
前記ソース配線と、前記画素電極は重なっていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記画素電極は透明導電膜からなることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記ソース配線は表面に金属皮膜を有していることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第２の非晶質半導体膜上に第１の層間絶縁膜が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
ゲート配線が前記逆スタガ型薄膜トランジスタの上に形成されていることを特徴とする半導体装置。
【請求項１】
絶縁表面上に形成されたゲート電極と、
前記ゲート電極上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の非晶質半導体膜と、
前記第１の非晶質半導体膜上に形成されたｎ型を付与する不純物元素を有する第２の非晶質半導体膜を有する逆スタガ型薄膜トランジスタを画素部に用いる半導体装置であって、
前記第２の非晶質半導体膜にソース領域、ドレイン領域が形成され、
前記第２の非晶質半導体膜のソース領域、ドレイン領域のいずれか一方とソース配線が、前記絶縁膜上の第１の金属配線により電気的に接続され、
前記第２の非晶質半導体膜のソース領域、ドレイン領域のいずれか他方と画素電極が、前記絶縁膜上の第２の金属配線により電気的に接続され、
前記第１の金属配線と前記第２の金属配線は同一の金属から形成され、
前記ソース配線は前記絶縁膜下に形成され、前記ソース配線と前記ゲート電極は同一平面上に形成され、同一の金属から形成されていることを特徴とする半導体装置。
【請求項２】
絶縁表面上に形成されたゲート電極と、
前記ゲート電極上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の非晶質半導体膜と、
前記第１の非晶質半導体膜上に形成されたｎ型を付与する不純物元素を有する第２の非晶質半導体膜を有する逆スタガ型薄膜トランジスタを画素部の薄膜トランジスタとする半導体装置であって、
前記第２の非晶質半導体膜にソース領域、ドレイン領域が形成され、
前記第２の非晶質半導体膜のソース領域、ドレイン領域のいずれか一方とソース配線が、前記絶縁膜上の第１の金属配線により電気的に接続され、
前記第２の非晶質半導体膜のソース領域、ドレイン領域のいずれか他方と画素電極が、前記絶縁膜上の第２の金属配線により電気的に接続され、
前記第１の金属配線と前記第２の金属配線は同一の金属から形成され、
前記ソース配線は前記絶縁膜下に形成され、前記ソース配線と前記ゲート電極は同一平面上に形成され、同一の金属から形成されており、
前記ソース配線と、前記画素電極は重なっていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記画素電極は透明導電膜からなることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記ソース配線は表面に金属皮膜を有していることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第２の非晶質半導体膜上に第１の層間絶縁膜が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
ゲート配線が前記逆スタガ型薄膜トランジスタの上に形成されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００８−１４６０６８（Ｐ２００８−１４６０６８Ａ）
【公開日】平成２０年６月２６日（２００８．６．２６）
【国際特許分類】
【出願番号】特願２００７−３１５９００（Ｐ２００７−３１５９００）
【出願日】平成１９年１２月６日（２００７．１２．６）
【分割の表示】特願２０００−４００２８０（Ｐ２０００−４００２８０）の分割
【原出願日】平成１２年１２月２８日（２０００．１２．２８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２０年６月２６日（２００８．６．２６）
【国際特許分類】
【出願日】平成１９年１２月６日（２００７．１２．６）
【分割の表示】特願２０００−４００２８０（Ｐ２０００−４００２８０）の分割
【原出願日】平成１２年１２月２８日（２０００．１２．２８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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