半導体装置の製造方法
【課題】実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ない半導体装置を、高い歩留まりで製造することができる半導体装置の製造方法をする。
【解決手段】液体の酸化剤を用いてシリコン基板1の表面を雰囲気に露出させることなく酸化することにより、シリコン基板1の表面にシリコン酸化膜6を形成し、
シリコン酸化膜6の上にアルミニウム酸化膜7を形成し、
アルミニウム酸化膜7の上にランタン酸化膜8を形成し、
ランタン酸化膜8の上にハフニウムシリケイト膜9Aを形成し、
その後、窒素を導入して熱処理を行うことにより、ハフニウムシリケイト膜9Aを窒化させて窒化ハフニウムシリケイト膜9を形成し、
前記熱処理により、シリコン酸化膜6ないしランタン酸化膜8を、ランタンアルミニウムシリケイトとする。
【解決手段】液体の酸化剤を用いてシリコン基板1の表面を雰囲気に露出させることなく酸化することにより、シリコン基板1の表面にシリコン酸化膜6を形成し、
シリコン酸化膜6の上にアルミニウム酸化膜7を形成し、
アルミニウム酸化膜7の上にランタン酸化膜8を形成し、
ランタン酸化膜8の上にハフニウムシリケイト膜9Aを形成し、
その後、窒素を導入して熱処理を行うことにより、ハフニウムシリケイト膜9Aを窒化させて窒化ハフニウムシリケイト膜9を形成し、
前記熱処理により、シリコン酸化膜6ないしランタン酸化膜8を、ランタンアルミニウムシリケイトとする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法、例えばHigh−k材料からなるゲート絶縁膜を有する相補型MISFETの製造方法に関する。
【背景技術】
【0002】
近年、MISFET(Metal-Insulator-Semiconductor Field Effect Transistor)を備える半導体装置において、微細化に伴うゲート絶縁膜の薄膜化が、量子力学的なトンネル効果によるリーク電流の増加をもたらし、MISFETの低消費電力化の妨げになっている。
【0003】
ゲート絶縁膜として従来、シリコン酸化膜(SiO2)やシリコン酸窒化膜(SiON)が用いられている。しかし、これらの材料では、リーク電流を抑制しつつ、さらなるゲート絶縁膜の薄膜化を達成することは困難である。ゲート絶縁膜の薄膜化は、物理的な限界に直面している。
【0004】
リーク電流の抑制と、実効的なゲート絶縁膜厚(実効酸化膜厚、SiO2換算膜厚、若しくはEOT:Equivalent Oxide Thickness)の薄膜化とを両立させるために、高誘電率材料(High−k材料)をゲート絶縁膜に用いる、いわゆるHigh−kゲート絶縁膜技術が提案されている(例えば、特許文献1)。このHigh−k材料として、酸化ハフニウム(HfO2)、窒化ハフニウムシリケイト(HfSiON)などのHf系酸化物が検討されている。
【0005】
しかし、上記High−k材料をゲート絶縁膜としてシリコン基板上に形成すると、ゲート絶縁膜とシリコン基板との界面に、シリコン酸化物を主成分とする低誘電率層(界面遷移層)が生じることが避けられない。このため、実効酸化膜厚が極薄のゲート絶縁膜を形成することは困難である。
【0006】
そこで、次々世代で必要とされる極薄のゲート絶縁膜の実効膜厚を実現するための方法が提案されている(例えば、非特許文献1)。即ち、シリコン基板の表面にHigh−k膜を直接接合する方法がある。他にも、シリコン基板との間に極薄のHfSiOx界面層を有するHigh−k膜(HfO2)を形成する方法がある。これらの方法によれば、前述のシリコン酸化膜を主成分とする界面遷移層の形成が回避される。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2008−72001号公報
【非特許文献】
【0008】
【非特許文献1】東芝レビューVol.62 No.2(2007)、P.37−P.41
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明は、実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ない半導体装置を、高い歩留まりで製造することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0010】
本発明の一態様によれば、液体の酸化剤を用いて半導体基板の表面を雰囲気に露出させることなく酸化することにより、前記半導体基板の表面に、前記半導体基板の構成元素の酸化物を含む第1の絶縁膜を形成し、前記第1の絶縁膜の上にアルミニウム酸化物を含む第2の絶縁膜を形成し、前記第2の絶縁膜の上に希土類酸化物を含む第3の絶縁膜を形成し、前記第3の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第4の絶縁膜を形成し、前記熱処理により、前記第1ないし前記第3の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、半導体装置の製造方法が提供される。
【0011】
本発明の別態様によれば、半導体基板の上に、所定の形状にパターニングされたマスク材を形成し、前記マスク材をマスクとして、前記半導体基板の表面から所定の深さまで前記半導体基板をエッチングすることにより、フィン及び素子分離溝を形成し、前記素子分離溝に素子分離絶縁膜を堆積した後、前記素子分離絶縁膜を所定の厚さになるまでエッチングし、この後、液体の酸化剤を用いて、前記フィンの側面を雰囲気に露出させることなく酸化することにより、前記半導体基板の構成元素の酸化物を含む第1の絶縁膜を前記フィンの側面に形成し、前記第1の絶縁膜の上にアルミニウム酸化物を含む第2の絶縁膜を形成し、前記第2の絶縁膜の上に希土類酸化物を含む第3の絶縁膜を形成し、前記第3の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第4の絶縁膜を形成し、前記熱処理により、前記第1ないし前記第3の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、半導体装置の製造方法が提供される。
【発明の効果】
【0012】
本発明によれば、実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ない半導体装置を、高い歩留まりで製造することができる。
【図面の簡単な説明】
【0013】
【図1A】第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1B】図1Aに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1C】図1Bに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1D】図1Cに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1E】図1Dに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1F】図1Eに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1G】図1Fに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1H】図1Gに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図2】リーク電流と実効酸化膜厚の関係を示すグラフである。
【図3A】第2の実施形態に係る半導体装置の製造工程を示す断面図である。
【図3B】図3Aに続く、第2の実施形態に係る半導体装置の製造工程を示す断面図である。
【図3C】図3Bに続く、第2の実施形態に係る半導体装置の製造工程を示す断面図である。
【図3D】図3Cに続く、第2の実施形態に係る半導体装置の製造工程を示す断面図である。
【図3E】図3Dに続く、第2の実施形態に係る半導体装置の製造工程を示す断面図である。
【図3F】第2の実施形態に係る方法により製造されたFinFETの斜視図である。
【図4】第2の実施形態に係る方法により製造されたFinFETの変形例の斜視図である。
【発明を実施するための形態】
【0014】
本発明に係る実施形態を説明する前に、本発明者らが本発明をなすに至った経緯について説明する。
【0015】
上述の界面遷移層の形成を回避可能なHigh−k膜の形成方法は、いずれもシリコン基板の表面(疎水性)にHigh−k膜を形成することになる。このため、これらのHigh−k膜の形成方法を、マルチオキサイド工程(Multi Oxide process)を必要とする現実のLSIプロセスに適用することは困難である。ちなみに、このマルチオキサイド工程は、ゲート絶縁膜の厚さが異なる複数の種類のMISFETを形成するためのプロセスである。
【0016】
マルチオキサイド工程の具体例を説明する。ここでは、第1のMISFETおよび第1のMISFETよりもゲート絶縁膜の厚い第2のMISFETのゲート絶縁膜を、マルチオキサイド工程により形成する方法を説明する。
【0017】
まず、第2のMISFET用のシリコン酸化膜を、第1及び第2のMISFETが形成されるエリアに形成する。次いで、第1のMISFETが形成される領域のシリコン酸化膜を、例えば弗酸水溶液を用いて剥離する。次いで、High−k膜を、第1及び第2のMISFETが形成されるエリアに形成する。
【0018】
上記の工程からわかるように、第1のMISFETのゲート絶縁膜の膜厚はHigh−k膜の膜厚であり、第2のMISFETのゲート絶縁膜の膜厚は、シリコン酸化膜の膜厚とHigh−k膜の膜厚との和である。
【0019】
上記のマルチオキサイド工程における問題の一つは、第1のMISFETが形成されるエリアのシリコン酸化膜を剥離して、シリコン基板の表面(疎水性)を雰囲気に露出させると、シリコン基板の表面にウォーターマークという欠陥が発生してしまうことである。
【0020】
よって、シリコン基板の表面(疎水性)にHigh−k膜を形成する前述の方法は、マルチオキサイド工程に適用することは困難である。即ち、前述のマルチオキサイド工程の例でいえば、第1のMISFETが形成される領域に形成されたシリコン酸化膜をウエットエッチングにより剥離した後、シリコン基板の表面を雰囲気に露出させて乾燥させる際に、シリコン基板の表面にウォーターマークが発生し、それにより、歩留まりが低下してしまう。
【0021】
その他、高誘電率ゲート絶縁膜を形成する別の方法として、シリコン基板の表面に形成されたケミカル酸化膜(SiO2)を剥離するプロセスから始まって、0.6nm以下の実効酸化膜厚を有する、HfO2を主成分とする高誘電率ゲート絶縁膜を形成する方法が提案されている。ところが、この方法には、シリコン酸化膜が剥離されて露出したシリコン基板の表面を乾燥させる工程が存在する。このため、マルチオキサイド工程の場合と同様に、乾燥工程においてシリコン基板の表面にウォーターマークが発生し、そのため、歩留まりが低下するという問題がある。
【0022】
また、30nm世代以降、特に22nm世代(2Xnm世代(Xは任意の数字))以降においては、ショートチャネル効果を抑制することがより強く求められるため、マルチオキサイド工程に伴うウォーターマーク欠陥の発生を可及的に防止しつつ、0.6nm以下の極薄ゲート絶縁膜を製造する必要がある。
【0023】
本発明は、上記の技術的認識に基づいてなされたものであり、次々世代で必要とされる実効酸化膜厚0.6nm以下の極薄のHigh−kゲート絶縁膜を有するMISFETを、高い歩留まりで製造する方法を提供するものである。さらに、マルチオキサイド工程を含む現実のLSIプロセスと整合性が良いMISFETの製造方法を提供する。
【0024】
以下、本発明に係る2つの実施形態について図面を参照しながら説明する。第1の実施形態は、プレーナ型のCMISFET(Complementary MISFET:相補型MISFET)を製造する方法である。第2の実施形態は、Fin構造(ダブルゲート)のMISFET(以下、FinFETという。)を製造する方法である。
【0025】
なお、同等の機能を有する構成要素には同一の符号を付し、詳しい説明は省略する。
【0026】
(第1の実施形態)
第1の実施形態に係る半導体装置の製造方法を、図1A〜図1Hを用いて説明する。
【0027】
(1)まず、図1Aからわかるように、STI(Shallow Trench Isolation)法により、シリコン基板1の表面に溝を形成し、その溝に素子分離絶縁膜2を埋め込む。この素子分離絶縁膜2は、シリコン基板1上の素子形成領域である領域AR1と領域AR2とが電気的に分離されるように、例えば領域AR1、AR2をそれぞれ取り囲むように形成される。ここで、領域AR1はn型MISFETを形成するための領域であり、領域AR2はp型MISFETを形成するための領域である。
【0028】
(2)次に、図1Aに示すように、シリコン基板1及び素子分離絶縁膜2を犠牲膜5で覆う。この犠牲膜5はシリコン酸化物(SiO2)からなり、その厚さは例えば8nmである。
【0029】
(3)次に、図1Aからわかるように、領域AR2の犠牲膜5をレジスト(図示せず)で覆った後、p型の不純物をイオン注入し、領域AR1にpウェル3を形成する。続いて、領域AR2の犠牲膜5を覆うレジストを除去し領域AR1の犠牲膜5をレジストで覆った後、n型不純物をイオン注入し、AR2領域にnウェル4を形成する。その後、領域AR1のレジストを除去する。
【0030】
(4)次に、図1Bに示すように、希弗酸溶液を用いて、シリコン基板1上の犠牲膜5を除去する。これと連続して、オゾン水を用いてシリコン基板1の表面を酸化し、シリコン酸化膜6(SiO2)を形成する。このシリコン酸化膜6の厚さは例えば1.0nmである。なお、オゾン水の代わりに、過酸化水素水またはHCl/H2O2水溶液などの液体の酸化剤を用いて、シリコン酸化膜6を形成してもよい。
【0031】
上記のように犠牲膜5の除去に続いてシリコン基板1の表面をケミカル酸化することで、シリコン基板1の疎水性のシリコン表面を雰囲気に露出させることなく、シリコン酸化膜6を形成することできる。これにより、ウォーターマークの発生を防ぐことができる。
【0032】
(5)次に、図1Cに示すように、ALD法(Atomic Layer Deposition:原子層成長法)を用いて、シリコン酸化膜6上にアルミニウム酸化膜7(Al2O3)を堆積する。このアルミニウム酸化膜7の厚さは、例えば0.5nmである。
【0033】
このアルミニウム酸化膜7は、トリメチルアルミニウム(((CH3)3Al):TMA)と水蒸気(H2O)を用いたALD法により形成することが好ましい。このALD法を用いることにより、ウェハ面内の膜厚均一性の高いアルミニウム酸化膜7を形成することができ、歩留まりを向上させることができる。
【0034】
なお、CVD法(Chemical Vapor Deposition:化学気相成長法)又はPVD法(Physical Vapor Deposition:物理気相成長法)を用いてアルミニウム酸化膜7を形成してもよい。
【0035】
(6)次に、図1Dに示すように、PVD法またはALD法などを用いて、アルミニウム酸化膜7上にランタン酸化膜8(La2O3)を堆積する。このランタン酸化膜8の厚さは、例えば0.3nmである。
【0036】
このランタン酸化膜8は堆積のしやすさ及び膜質などの点から、PVD法を用いて形成することが好ましい。
【0037】
なお、このランタン酸化膜8は、ランタン金属薄膜を形成し、このランタン金属薄膜を大気に晒して酸化させることにより形成することが好ましい。即ち、自然酸化して形成することが好ましい。この場合、加熱が不要であるため、シリコン基板など他の部分の酸化を回避することができ、それにより、実効酸化膜厚の増加を抑制することができる。
【0038】
また、ランタン酸化膜の代わりに、他の希土類酸化物を用いることも可能である。ランタン酸化物は比較的誘電率が高いため、ランタン酸化膜を形成することが好ましいが、ランタン酸化膜8の代わりに、ランタン以外の希土類元素を含む希土類酸化膜、又は酸化マグネシウム膜を形成してもよい。希土類酸化膜としては、スカンジウム酸化膜(Sc酸化膜)、イットリウム酸化膜(Y酸化膜)、セリウム酸化膜(Ce酸化膜)、プラセオジム酸化膜(Pr酸化膜)、ネオジム酸化膜(Nd酸化膜)、プロメチウム酸化膜(Pm酸化膜)、サマリウム酸化膜(Sm酸化膜)、ユウロピウム酸化膜(Eu酸化膜)、ガドリニウム酸化膜(Gd酸化膜)、テルビウム酸化膜(Tb酸化膜)、ジスプロシウム酸化膜(Dy酸化膜)、ホルミウム酸化膜(Ho酸化膜)、エルビウム酸化膜(Er酸化膜)、ツリウム酸化膜(Tm酸化膜)、イッテルビウム酸化膜(Yb酸化膜)、ルテチウム酸化膜(Lu酸化膜)がある。
【0039】
(7)次に、ハフニウムシリケイト(HfSiO)膜9A(図示せず)をランタン酸化膜8の上に堆積する。このハフニウムシリケイト膜9Aの厚さは、例えば、1.5nmである。
【0040】
なお、ハフニウムシリケイト膜9Aの代わりに、ハフニウム及びジルコニウムの少なくともいずれかを含む絶縁性の薄膜を堆積してもよい。例えば、ジルコニウムシリケイト膜(ZrSiO)、ハフニウムジルコニウム酸化膜(HfZrO)、ハフニウムジルコニウムシリケイト膜(HfZrSiO)、ハフニウム酸化膜(HfO2)又はジルコニウム酸化膜(ZrO2)を用いることができる。
【0041】
(8)次に、プラズマ窒化法を用いてハフニウムシリケイト膜9Aに窒素を導入し、1000℃の温度、5Torrの圧力の状態下で10秒間の熱処理を行い、導入した窒素を安定化させる。これにより、図1Eに示すように、ランタン酸化膜8の上に窒化ハフニウムシリケイト膜9(HfSiON)を形成する。
【0042】
このように、ハフニウムシリケイト膜を窒化して、窒化ハフニウムシリケイト膜とすることにより、耐熱性が向上する。他の材料についても同様である。例えば、ジルコニウムシリケイト膜を窒化して、窒化ジルコニウムシリケイトとすることにより、耐熱性が向上する。
【0043】
耐熱性の向上により、後段のソース/ドレイン拡散層の形成工程に、従来と同様の活性化アニール工程を含む拡散層形成技術を適用することができる。上記の窒化を行わない場合には、例えばハフニウムシリケイト膜の場合、高温を加えるとHfO2とSiO2に分離してしまうため、活性化アニールを行うことができない。
【0044】
(9)次に、図1Fに示すように、窒化ハフニウムシリケイト膜9上に窒化チタン(TiN)からなる金属膜10と、ポリシリコン膜11とを順次堆積する。後に、この金属膜10とポリシリコン膜11からMISFETのゲート電極が形成される。この金属膜10の厚さは例えば5nmであり、ポリシリコン膜11の厚さは例えば70nmである。
【0045】
なお、このポリシリコン膜11の形成は省略することもできるが、このポリシリコン膜11を形成しておくことにより、ゲートスタックを形成するために行う、後段のRIE(Reactive Ion Etching)を行い易くするという利点がある。
【0046】
また、金属膜10の材料として、窒化チタンの代わりに、窒化タンタル(TaN)、炭化タンタル(TaC)でもよい。シリコンのミッドギャップは約4.6eVであるのに対して、金属膜10として用いるこれらの材料(TiN、TaN、TaCなど)の実効仕事関数は4.6±0.2eVの範囲にある。このため、閾値電圧の低いn型MISFETと、閾値電圧の低いp型MISFETとを両立させることができ、高性能なCMISFETを得ることができる。さらに、領域AR1と領域AR2に異なる金属膜を形成する必要がないことから、工程数及びコストの低減という利点が得られる。
【0047】
(10)次に、図1Gに示すように、RIEを用いてシリコン酸化膜6〜ポリシリコン膜11の積層膜をエッチングし、ゲートスタック12を形成する。
【0048】
(11)次に、図1Hに示すように、通常のプロセス技術により側壁絶縁膜13を形成し、イオン注入および活性化アニール工程等によりソース/ドレイン拡散層14を形成する。
【0049】
なお、側壁絶縁膜13下のシリコン基板1にエクステンション層と呼ばれる浅い拡散層(図示せず)を形成して、いわゆるLDD(Lightly Doped Drain)構造としてもよい。
【0050】
上記の工程を経て、図1Hに示すように、領域AR1及び領域AR2にn型MISFET及びp型MISFETをそれぞれ形成する。
【0051】
これ以降の工程は図示しないが、実際には、公知のFET製造技術を用いて、ポリシリコン13及びソース/ドレイン拡散層14にシリサイド膜を形成する。その後、MISFETを覆うように層間絶縁膜を形成し、この層間絶縁膜にコンタクトプラグを形成して、MISFETと、層間絶縁膜上に形成される配線パターンとを電気的に接続する。これにより、プレーナ型のCMISFETを有する半導体装置が完成する。
【0052】
次に、上記の工程により、極薄のゲート絶縁膜が得られる理由を説明する。
【0053】
前述のように、上記のMISFETの形成プロセスにおいては、プラズマ窒化による窒化ハフニウムシリケイト膜9の形成における熱工程、およびソース/ドレイン拡散層14の形成における熱工程が存在する。この熱工程において、シリコン酸化膜6、アルミニウム酸化膜7及びランタン酸化膜8は加熱されて反応し、ランタンアルミニウムシリケイト(LaAlSiO)という混合物からなる絶縁膜となる。このランタンアルミニウムシリケイトはシリコン酸化物よりも誘電率が高い。なお、このランタンアルミニウムシリケイト混合物の膜厚は約1nmである。また、上記熱工程において、ランタン酸化膜8中のランタン(La)の一部が窒化ハフニウムシリケイト膜9に拡散することにより、窒化ハフニウムシリケイト膜9の少なくとも一部は、窒化ハフニウムランタンシリケイト(HfLaSiON)となる。この窒化ハフニウムランタンシリケイトは窒化ハフニウムシリケイトよりも誘電率が高い。
【0054】
このようにシリコン酸化膜6、アルミニウム酸化膜7、ランタン酸化膜8及び窒化ハフニウムシリケイト膜9が熱処理されて、より誘電率の高いゲート絶縁膜が形成される。このゲート絶縁膜の誘電率はシリコン酸化膜の約5倍であり、物理的な膜厚は約2.5nmである。よって、実効酸化膜厚(EOT)は約0.5nm(=2.5nm/5)となる。
【0055】
このように、本実施形態によれば、実効酸化膜厚が0.6nm以下のゲート絶縁膜を形成することができる。
【0056】
さらに、ゲート絶縁膜の物理的な膜厚は比較的厚い(約2〜2.5nm)ため、リーク電流を十分に低く維持することができる。このことを、図2を用いて説明する。
【0057】
図2は、本実施形態に係る方法で製造された実効酸化膜厚(EOT)が異なる6つのMISFETのサンプルのそれぞれについて、チャネルに電界(4.5MV/cm)をかけたときのリーク電流(Jg)をプロットしたグラフである。各サンプルのシリコン酸化膜6およびアルミニウム酸化膜7の成膜時の膜厚は、それぞれ1.0nm、0.5nmである。ランタン酸化膜8の成膜時の膜厚は2種類あり、一方が0.3nm(●印)、他方が0.5nm(○印)である。
【0058】
図2の破線は、アルミニウム酸化膜7とランタン酸化膜8を成膜する工程を省略したMISFETのリーク電流を示している。即ち、このMISFETは、シリコン酸化膜6を形成したのち、このシリコン酸化膜6の上にハフニウムシリケイト膜9Aを堆積し、プラズマ窒化法によりこのハフニウムシリケイト膜9Aに窒素を導入し、窒化ハフニウムシリケイト膜9を形成したものである。
【0059】
この図2からわかるように、本実施形態に係る方法で製造されたMISFETのリーク電流は、アルミニウム酸化膜7とランタン酸化膜8を成膜する工程を省略したMISFETに比べて格段に小さい。
【0060】
よって、本実施形態によれば、リーク電流が小さい、即ち消費電力の少ない半導体装置を製造することができる。
【0061】
また、本実施形態によれば、前述のようにウォーターマークが発生しないため、歩留まりを向上させることができるとともに、マルチオキサイド工程を含む実際のLSIプロセスに適用することができる。
【0062】
以上説明したように、本実施形態によれば、実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ないMISFETを、高い歩留まりで製造することができる。
【0063】
なお、上記の説明では半導体基板としてシリコン基板を用いたが、これに限らず、例えば、SOI(Silicon On Insulator)基板、又はシリコン基板若しくはSOI基板の表面にシリコンゲルマン(SiGe)層をエピタキシャル成長させた基板を用いてもよい。
【0064】
また、上記の説明では、ツインウェル構造の相補型MISFETの製造方法を説明したが、これに限らず、シングルウェル構造又はトリプルウェル構造のMISFETを製造してもよい。
【0065】
また、シリコン酸化膜6の代わりに、シリコン酸窒化膜(SiON)を形成してもよい。より一般的に言えば、シリコン酸化膜6の代わりに、半導体基板を構成する元素の酸化物からなる薄膜を形成してもよい。SiONを形成する方法は次の通りである。シリコン基板1の表面にケミカル酸化膜を形成した後、このケミカル酸化膜を約700℃の温度で酸化する。次いで、プラズマ窒化法によりケミカル酸化膜に窒素を導入した後、1000℃の温度で30秒間の窒素アニール、及び900℃の温度で10秒間の減圧酸化を行う。
【0066】
また、アルミニウム酸化膜7とランタン酸化膜8の2層を形成する代わりに、ランタンアルミネート(LaAlO3)膜を形成してもよい。
【0067】
(第2の実施形態)
次に、第2の実施形態に係る半導体装置の製造方法を説明する。本実施形態は、フィン(Fin)の側面に形成された第1の実施形態と同様の多層絶縁膜から熱工程を経て形成されるゲート絶縁膜を有する、FinFETの製造方法に関するものである。
【0068】
以下、図3A〜図3Fを用いて、本実施形態を説明する。図3A〜図3EはFinFETのチャネル部の断面図を示し、図3Fは、FinFETの斜視図を示している。
【0069】
(1)まず、図3Aからわかるように、シリコン基板20上にマスク材21を堆積する。このマスク材21は、例えば、シリコン窒化膜(SiN)からなり、厚さは100nm程度である。なお、このマスク材21は、シリコン窒化膜に限らず、シリコン酸化膜(SiO2)などの他の絶縁膜でもよい。
【0070】
(2)次に、図3Aからわかるように、リソグラフィ及びRIEによって、マスク材21にパターニングを行う。さらに、このマスク材21をマスクとして、シリコン基板20をエッチングする。これにより、シリコン基板20の表面からの深さが200nm程度の素子分離溝22を形成すると共に、フィン20Aを形成する。
【0071】
(3)次に、図3Aからわかるように、高密度プラズマ(High Density Plasma:HDP)CVD法を用いて、素子分離溝22を埋め込むように、半導体基板20及びマスク材21の全面に、例えばシリコン酸化膜からなる素子分離絶縁膜23を堆積する。次いで、マスク材21をストッパとして、CMP(Chemical Mechanical Polishing)法によって素子分離絶縁膜23を平坦化することにより、図3Aに示すように、マスク材21の上面を露呈させる。
【0072】
(4)次に、図3Bに示すように、マスク材21をマスクとして、フッ酸溶液を用いたウエットエッチングによって、素子分離絶縁膜23をエッチングすることにより、素子分離絶縁膜23の膜厚を100nm程度にする。
【0073】
なお、RIEによって、素子分離絶縁膜23をエッチングしてもよい。この場合、エッチング後、希フッ酸溶液(DHF)で洗浄し、残渣を除去する。
【0074】
(5)次に、図3Cに示すように、フィン20Aの側面に第1の実施形態で説明した多層膜からなるゲート絶縁膜24を形成する。即ち、ゲート絶縁膜24は、シリコン酸化膜6、アルミニウム酸化膜7、ランタン酸化膜8及び窒化ハフニウムシリケイト膜9からなる多層の絶縁膜である。なお、このゲート絶縁膜24は、図3Cからわかるように、マスク材21の側面および上面、ならびに素子分離絶縁膜23の上にも形成される。
【0075】
ここで、より詳しく、ゲート絶縁膜24の形成方法について説明する。
【0076】
(5−1)素子分離絶縁膜23のエッチングと連続して、オゾン水又はHCl/H2O2水溶液などの液体の酸化剤を用いて、フィン20Aの側面を雰囲気に露出させることなく酸化し、フィン20Aの側面にシリコン酸化膜6を形成する。このシリコン酸化膜6の厚さは例えば1.0nmである。なお、RIEにより素子分離絶縁膜23をエッチングした場合は、希フッ酸溶液による洗浄と連続して(フィン20Aの側面を雰囲気に露出させることなく)、シリコン酸化膜6を形成する。
【0077】
(5−2)次に、ALD法を用いて、シリコン酸化膜6上にアルミニウム酸化膜7を堆積する。このアルミニウム酸化膜7の厚さは、例えば0.5nmである。
【0078】
(5−3)次に、ALD法を用いて、アルミニウム酸化膜7上にランタン酸化膜8を堆積する。このランタン酸化膜8の厚さは、例えば0.3nmである。
【0079】
(5−4)次に、ALD法を用いて、ハフニウムシリケイト膜9Aをランタン酸化膜8の上に堆積する。このハフニウムシリケイト膜9Aの厚さは、例えば、1.5nmである。
【0080】
(5−5)次に、プラズマ窒化法を用いてハフニウムシリケイト膜9Aに窒素を導入し、1000℃の温度,5Torrの圧力の状態下で10秒間の熱処理を行い、導入した窒素を安定化させ、ランタン酸化膜8の上に窒化ハフニウムシリケイト膜9を形成する。これにより、シリコン酸化膜6、アルミニウム酸化膜7、ランタン酸化膜8及び窒化ハフニウムシリケイト膜9からなるゲート絶縁膜24が形成される。
【0081】
なお、上記のように、ALD法を用いて、アルミニウム酸化膜7、ランタン酸化膜8及びハフニウムシリケイト膜を堆積することにより、フィン20Aの側面に均一に成膜することができる。
【0082】
(6)次に、図3Dに示すように、ALD法を用いて、ゲート絶縁膜24の上に窒化チタン(TiN)からなる金属膜25を堆積する。この金属膜25の厚さは例えば5nmである。なお、金属膜25の材料として、窒化チタンの代わりに、窒化タンタル(TaN)、炭化タンタル(TaC)でもよい。
【0083】
(7)次に、図3Eに示すように、CVD法などを用いてポリシリコン膜26を堆積する。ポリシリコン膜26の厚さは、例えば300nmである。
【0084】
(8)次に、図3Fからわかるように、リソグラフィ及びRIEによって、ポリシリコン膜26にパターニングを行うことにより、ゲートパターン26Aを形成する。次いで、図3Fに示すように、希フッ酸溶液を用いて、ゲートパターン26Aに覆われていないゲート絶縁膜24及び金属膜25を除去する。
【0085】
(9)次に、ゲートパターン26Aの側面に側壁絶縁膜(図示せず)を形成する。
【0086】
(10)次に、図3Fに示すように、斜めイオン注入法またはプラズマドーピング法を用いてフィン20Aにイオン注入を行うことにより、ゲートパターン26Aに覆われていないフィン20Aにソース/ドレイン領域27を形成する。このソース/ドレイン領域27は、ゲートパターン26Aで囲われた、フィン20Aの一部であるチャネル領域を挟むように形成されている。
【0087】
上記の工程を経て、図3Fに示すようなFinFETを形成する。
【0088】
なお、これ以降の工程は図示しないが、実際には、ゲートパターン26A及びソース/ドレイン領域27にシリサイド膜を形成する。その後、FinFETを覆うように層間絶縁膜を形成し、この層間絶縁膜にコンタクトプラグを形成する。このコンタクトプラグは、FinFETと、層間絶縁膜上に形成される配線パターンとを電気的に接続する。このようにして、FinFETを有する半導体装置が完成する。このFinFETは、実効酸化膜厚の極めて薄く、リーク電流の小さいゲート絶縁膜を有する。さらに、素子分離絶縁膜23をエッチングした後、フィン20Aの側面を雰囲気に露出させることなくケミカル酸化膜を形成するので、ウォーターマークの発生が防止される。このため、歩留まりを向上させることができる。
【0089】
なお、ゲートパターン26Aの形成方法としては、上記の方法に限らず、以下の方法を採ることもできる。
【0090】
(1)ポリシリコン膜26を堆積した後、マスク材21をストッパとして、CMP法によって、ポリシリコン膜26を平坦化する。
【0091】
(2)次いで、この平坦化されたポリシリコン26と露呈したマスク材21の上に、CVD法などによって、ポリシリコン膜27を堆積する。
【0092】
(3)次いで、リソグラフィ及びRIEによって、ポリシリコン膜26,27にパターニングを行い、ゲートパターンを形成する。
【0093】
この方法により、特開2006−339514号公報に詳述されているように、プレーナ型MOSFETとFinFETとを混載した半導体装置を簡易なプロセスで製造し、また、微細なゲートパターンを形成することができる。
【0094】
また、本実施形態の説明では、マスク材21は最後まで残存したが、これに限らず、フィン20Aを形成した後、マスク材21を除去し、その後、フィン20Aの対向する一組の両側面だけでなく、フィン20Aの上面にもゲート絶縁膜を形成することにより、いわゆるトライゲートのFETを形成してもよい。
【0095】
次に本実施形態の変形例を説明する。この変形例では半導体基板としてSOI(Silicon On Insulator)基板を用いる。SOI基板を用いた場合のFinFETの製造方法を説明する。
【0096】
(1)シリコン基板30、BOX層31及びシリコン層32が順次積層された構造を有するSOI基板を準備する。
【0097】
(2)シリコン層32上に、例えばシリコン窒化膜(SiN)からなるマスク材21を堆積する。
【0098】
(3)次に、リソグラフィ及びRIEによって、マスク材21にパターニングを行う。さらに、このマスク材21をマスクとして、BOX層32に達するまで、シリコン層32をエッチングする。これにより、BOX層32により電気的に絶縁された、フィン32Aを形成する。このフィン32Aの高さはシリコン層32の厚さに等しい。
【0099】
この後のゲート絶縁膜の形成工程以降は、上記のシリコン基板1を用いた場合と同じであるので、説明を省略する。図4は、SOI基板を用いた場合のFinFETの斜視図を示している。SOI基板を用いることで、上述の製造方法から明らかなように、製造工程が簡略化されるという利点が得られる。さらに、フィン32Aの高さのばらつきが小さいため、FinFETの特性ばらつきを抑えることができる。
【0100】
以上説明したように、本実施形態によれば、実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ないFinFETを、高い歩留まりで製造することができる。
【0101】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【0102】
1 シリコン基板(半導体基板)、2 素子分離絶縁膜、3 pウェル、4 nウェル、5 犠牲膜、6 シリコン酸化膜、7 アルミニウム酸化膜、8 ランタン酸化膜、9 窒化ハフニウムシリケイト膜、10 金属膜、11 ポリシリコン膜、12 ゲートスタック、13 側壁絶縁膜、14 ソース/ドレイン拡散層、20 シリコン基板(半導体基板)、20A フィン、21 マスク材、22 素子分離溝、23 素子分離絶縁膜、24 ゲート絶縁膜、25 金属膜、26 ポリシリコン膜、26A ゲートパターン、27 ソース/ドレイン領域、30 シリコン基板、32A フィン、31 BOX層、AR1 第1の領域、AR2 第2の領域
【技術分野】
【0001】
本発明は、半導体装置の製造方法、例えばHigh−k材料からなるゲート絶縁膜を有する相補型MISFETの製造方法に関する。
【背景技術】
【0002】
近年、MISFET(Metal-Insulator-Semiconductor Field Effect Transistor)を備える半導体装置において、微細化に伴うゲート絶縁膜の薄膜化が、量子力学的なトンネル効果によるリーク電流の増加をもたらし、MISFETの低消費電力化の妨げになっている。
【0003】
ゲート絶縁膜として従来、シリコン酸化膜(SiO2)やシリコン酸窒化膜(SiON)が用いられている。しかし、これらの材料では、リーク電流を抑制しつつ、さらなるゲート絶縁膜の薄膜化を達成することは困難である。ゲート絶縁膜の薄膜化は、物理的な限界に直面している。
【0004】
リーク電流の抑制と、実効的なゲート絶縁膜厚(実効酸化膜厚、SiO2換算膜厚、若しくはEOT:Equivalent Oxide Thickness)の薄膜化とを両立させるために、高誘電率材料(High−k材料)をゲート絶縁膜に用いる、いわゆるHigh−kゲート絶縁膜技術が提案されている(例えば、特許文献1)。このHigh−k材料として、酸化ハフニウム(HfO2)、窒化ハフニウムシリケイト(HfSiON)などのHf系酸化物が検討されている。
【0005】
しかし、上記High−k材料をゲート絶縁膜としてシリコン基板上に形成すると、ゲート絶縁膜とシリコン基板との界面に、シリコン酸化物を主成分とする低誘電率層(界面遷移層)が生じることが避けられない。このため、実効酸化膜厚が極薄のゲート絶縁膜を形成することは困難である。
【0006】
そこで、次々世代で必要とされる極薄のゲート絶縁膜の実効膜厚を実現するための方法が提案されている(例えば、非特許文献1)。即ち、シリコン基板の表面にHigh−k膜を直接接合する方法がある。他にも、シリコン基板との間に極薄のHfSiOx界面層を有するHigh−k膜(HfO2)を形成する方法がある。これらの方法によれば、前述のシリコン酸化膜を主成分とする界面遷移層の形成が回避される。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2008−72001号公報
【非特許文献】
【0008】
【非特許文献1】東芝レビューVol.62 No.2(2007)、P.37−P.41
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明は、実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ない半導体装置を、高い歩留まりで製造することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0010】
本発明の一態様によれば、液体の酸化剤を用いて半導体基板の表面を雰囲気に露出させることなく酸化することにより、前記半導体基板の表面に、前記半導体基板の構成元素の酸化物を含む第1の絶縁膜を形成し、前記第1の絶縁膜の上にアルミニウム酸化物を含む第2の絶縁膜を形成し、前記第2の絶縁膜の上に希土類酸化物を含む第3の絶縁膜を形成し、前記第3の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第4の絶縁膜を形成し、前記熱処理により、前記第1ないし前記第3の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、半導体装置の製造方法が提供される。
【0011】
本発明の別態様によれば、半導体基板の上に、所定の形状にパターニングされたマスク材を形成し、前記マスク材をマスクとして、前記半導体基板の表面から所定の深さまで前記半導体基板をエッチングすることにより、フィン及び素子分離溝を形成し、前記素子分離溝に素子分離絶縁膜を堆積した後、前記素子分離絶縁膜を所定の厚さになるまでエッチングし、この後、液体の酸化剤を用いて、前記フィンの側面を雰囲気に露出させることなく酸化することにより、前記半導体基板の構成元素の酸化物を含む第1の絶縁膜を前記フィンの側面に形成し、前記第1の絶縁膜の上にアルミニウム酸化物を含む第2の絶縁膜を形成し、前記第2の絶縁膜の上に希土類酸化物を含む第3の絶縁膜を形成し、前記第3の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第4の絶縁膜を形成し、前記熱処理により、前記第1ないし前記第3の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、半導体装置の製造方法が提供される。
【発明の効果】
【0012】
本発明によれば、実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ない半導体装置を、高い歩留まりで製造することができる。
【図面の簡単な説明】
【0013】
【図1A】第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1B】図1Aに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1C】図1Bに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1D】図1Cに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1E】図1Dに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1F】図1Eに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1G】図1Fに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図1H】図1Gに続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図2】リーク電流と実効酸化膜厚の関係を示すグラフである。
【図3A】第2の実施形態に係る半導体装置の製造工程を示す断面図である。
【図3B】図3Aに続く、第2の実施形態に係る半導体装置の製造工程を示す断面図である。
【図3C】図3Bに続く、第2の実施形態に係る半導体装置の製造工程を示す断面図である。
【図3D】図3Cに続く、第2の実施形態に係る半導体装置の製造工程を示す断面図である。
【図3E】図3Dに続く、第2の実施形態に係る半導体装置の製造工程を示す断面図である。
【図3F】第2の実施形態に係る方法により製造されたFinFETの斜視図である。
【図4】第2の実施形態に係る方法により製造されたFinFETの変形例の斜視図である。
【発明を実施するための形態】
【0014】
本発明に係る実施形態を説明する前に、本発明者らが本発明をなすに至った経緯について説明する。
【0015】
上述の界面遷移層の形成を回避可能なHigh−k膜の形成方法は、いずれもシリコン基板の表面(疎水性)にHigh−k膜を形成することになる。このため、これらのHigh−k膜の形成方法を、マルチオキサイド工程(Multi Oxide process)を必要とする現実のLSIプロセスに適用することは困難である。ちなみに、このマルチオキサイド工程は、ゲート絶縁膜の厚さが異なる複数の種類のMISFETを形成するためのプロセスである。
【0016】
マルチオキサイド工程の具体例を説明する。ここでは、第1のMISFETおよび第1のMISFETよりもゲート絶縁膜の厚い第2のMISFETのゲート絶縁膜を、マルチオキサイド工程により形成する方法を説明する。
【0017】
まず、第2のMISFET用のシリコン酸化膜を、第1及び第2のMISFETが形成されるエリアに形成する。次いで、第1のMISFETが形成される領域のシリコン酸化膜を、例えば弗酸水溶液を用いて剥離する。次いで、High−k膜を、第1及び第2のMISFETが形成されるエリアに形成する。
【0018】
上記の工程からわかるように、第1のMISFETのゲート絶縁膜の膜厚はHigh−k膜の膜厚であり、第2のMISFETのゲート絶縁膜の膜厚は、シリコン酸化膜の膜厚とHigh−k膜の膜厚との和である。
【0019】
上記のマルチオキサイド工程における問題の一つは、第1のMISFETが形成されるエリアのシリコン酸化膜を剥離して、シリコン基板の表面(疎水性)を雰囲気に露出させると、シリコン基板の表面にウォーターマークという欠陥が発生してしまうことである。
【0020】
よって、シリコン基板の表面(疎水性)にHigh−k膜を形成する前述の方法は、マルチオキサイド工程に適用することは困難である。即ち、前述のマルチオキサイド工程の例でいえば、第1のMISFETが形成される領域に形成されたシリコン酸化膜をウエットエッチングにより剥離した後、シリコン基板の表面を雰囲気に露出させて乾燥させる際に、シリコン基板の表面にウォーターマークが発生し、それにより、歩留まりが低下してしまう。
【0021】
その他、高誘電率ゲート絶縁膜を形成する別の方法として、シリコン基板の表面に形成されたケミカル酸化膜(SiO2)を剥離するプロセスから始まって、0.6nm以下の実効酸化膜厚を有する、HfO2を主成分とする高誘電率ゲート絶縁膜を形成する方法が提案されている。ところが、この方法には、シリコン酸化膜が剥離されて露出したシリコン基板の表面を乾燥させる工程が存在する。このため、マルチオキサイド工程の場合と同様に、乾燥工程においてシリコン基板の表面にウォーターマークが発生し、そのため、歩留まりが低下するという問題がある。
【0022】
また、30nm世代以降、特に22nm世代(2Xnm世代(Xは任意の数字))以降においては、ショートチャネル効果を抑制することがより強く求められるため、マルチオキサイド工程に伴うウォーターマーク欠陥の発生を可及的に防止しつつ、0.6nm以下の極薄ゲート絶縁膜を製造する必要がある。
【0023】
本発明は、上記の技術的認識に基づいてなされたものであり、次々世代で必要とされる実効酸化膜厚0.6nm以下の極薄のHigh−kゲート絶縁膜を有するMISFETを、高い歩留まりで製造する方法を提供するものである。さらに、マルチオキサイド工程を含む現実のLSIプロセスと整合性が良いMISFETの製造方法を提供する。
【0024】
以下、本発明に係る2つの実施形態について図面を参照しながら説明する。第1の実施形態は、プレーナ型のCMISFET(Complementary MISFET:相補型MISFET)を製造する方法である。第2の実施形態は、Fin構造(ダブルゲート)のMISFET(以下、FinFETという。)を製造する方法である。
【0025】
なお、同等の機能を有する構成要素には同一の符号を付し、詳しい説明は省略する。
【0026】
(第1の実施形態)
第1の実施形態に係る半導体装置の製造方法を、図1A〜図1Hを用いて説明する。
【0027】
(1)まず、図1Aからわかるように、STI(Shallow Trench Isolation)法により、シリコン基板1の表面に溝を形成し、その溝に素子分離絶縁膜2を埋め込む。この素子分離絶縁膜2は、シリコン基板1上の素子形成領域である領域AR1と領域AR2とが電気的に分離されるように、例えば領域AR1、AR2をそれぞれ取り囲むように形成される。ここで、領域AR1はn型MISFETを形成するための領域であり、領域AR2はp型MISFETを形成するための領域である。
【0028】
(2)次に、図1Aに示すように、シリコン基板1及び素子分離絶縁膜2を犠牲膜5で覆う。この犠牲膜5はシリコン酸化物(SiO2)からなり、その厚さは例えば8nmである。
【0029】
(3)次に、図1Aからわかるように、領域AR2の犠牲膜5をレジスト(図示せず)で覆った後、p型の不純物をイオン注入し、領域AR1にpウェル3を形成する。続いて、領域AR2の犠牲膜5を覆うレジストを除去し領域AR1の犠牲膜5をレジストで覆った後、n型不純物をイオン注入し、AR2領域にnウェル4を形成する。その後、領域AR1のレジストを除去する。
【0030】
(4)次に、図1Bに示すように、希弗酸溶液を用いて、シリコン基板1上の犠牲膜5を除去する。これと連続して、オゾン水を用いてシリコン基板1の表面を酸化し、シリコン酸化膜6(SiO2)を形成する。このシリコン酸化膜6の厚さは例えば1.0nmである。なお、オゾン水の代わりに、過酸化水素水またはHCl/H2O2水溶液などの液体の酸化剤を用いて、シリコン酸化膜6を形成してもよい。
【0031】
上記のように犠牲膜5の除去に続いてシリコン基板1の表面をケミカル酸化することで、シリコン基板1の疎水性のシリコン表面を雰囲気に露出させることなく、シリコン酸化膜6を形成することできる。これにより、ウォーターマークの発生を防ぐことができる。
【0032】
(5)次に、図1Cに示すように、ALD法(Atomic Layer Deposition:原子層成長法)を用いて、シリコン酸化膜6上にアルミニウム酸化膜7(Al2O3)を堆積する。このアルミニウム酸化膜7の厚さは、例えば0.5nmである。
【0033】
このアルミニウム酸化膜7は、トリメチルアルミニウム(((CH3)3Al):TMA)と水蒸気(H2O)を用いたALD法により形成することが好ましい。このALD法を用いることにより、ウェハ面内の膜厚均一性の高いアルミニウム酸化膜7を形成することができ、歩留まりを向上させることができる。
【0034】
なお、CVD法(Chemical Vapor Deposition:化学気相成長法)又はPVD法(Physical Vapor Deposition:物理気相成長法)を用いてアルミニウム酸化膜7を形成してもよい。
【0035】
(6)次に、図1Dに示すように、PVD法またはALD法などを用いて、アルミニウム酸化膜7上にランタン酸化膜8(La2O3)を堆積する。このランタン酸化膜8の厚さは、例えば0.3nmである。
【0036】
このランタン酸化膜8は堆積のしやすさ及び膜質などの点から、PVD法を用いて形成することが好ましい。
【0037】
なお、このランタン酸化膜8は、ランタン金属薄膜を形成し、このランタン金属薄膜を大気に晒して酸化させることにより形成することが好ましい。即ち、自然酸化して形成することが好ましい。この場合、加熱が不要であるため、シリコン基板など他の部分の酸化を回避することができ、それにより、実効酸化膜厚の増加を抑制することができる。
【0038】
また、ランタン酸化膜の代わりに、他の希土類酸化物を用いることも可能である。ランタン酸化物は比較的誘電率が高いため、ランタン酸化膜を形成することが好ましいが、ランタン酸化膜8の代わりに、ランタン以外の希土類元素を含む希土類酸化膜、又は酸化マグネシウム膜を形成してもよい。希土類酸化膜としては、スカンジウム酸化膜(Sc酸化膜)、イットリウム酸化膜(Y酸化膜)、セリウム酸化膜(Ce酸化膜)、プラセオジム酸化膜(Pr酸化膜)、ネオジム酸化膜(Nd酸化膜)、プロメチウム酸化膜(Pm酸化膜)、サマリウム酸化膜(Sm酸化膜)、ユウロピウム酸化膜(Eu酸化膜)、ガドリニウム酸化膜(Gd酸化膜)、テルビウム酸化膜(Tb酸化膜)、ジスプロシウム酸化膜(Dy酸化膜)、ホルミウム酸化膜(Ho酸化膜)、エルビウム酸化膜(Er酸化膜)、ツリウム酸化膜(Tm酸化膜)、イッテルビウム酸化膜(Yb酸化膜)、ルテチウム酸化膜(Lu酸化膜)がある。
【0039】
(7)次に、ハフニウムシリケイト(HfSiO)膜9A(図示せず)をランタン酸化膜8の上に堆積する。このハフニウムシリケイト膜9Aの厚さは、例えば、1.5nmである。
【0040】
なお、ハフニウムシリケイト膜9Aの代わりに、ハフニウム及びジルコニウムの少なくともいずれかを含む絶縁性の薄膜を堆積してもよい。例えば、ジルコニウムシリケイト膜(ZrSiO)、ハフニウムジルコニウム酸化膜(HfZrO)、ハフニウムジルコニウムシリケイト膜(HfZrSiO)、ハフニウム酸化膜(HfO2)又はジルコニウム酸化膜(ZrO2)を用いることができる。
【0041】
(8)次に、プラズマ窒化法を用いてハフニウムシリケイト膜9Aに窒素を導入し、1000℃の温度、5Torrの圧力の状態下で10秒間の熱処理を行い、導入した窒素を安定化させる。これにより、図1Eに示すように、ランタン酸化膜8の上に窒化ハフニウムシリケイト膜9(HfSiON)を形成する。
【0042】
このように、ハフニウムシリケイト膜を窒化して、窒化ハフニウムシリケイト膜とすることにより、耐熱性が向上する。他の材料についても同様である。例えば、ジルコニウムシリケイト膜を窒化して、窒化ジルコニウムシリケイトとすることにより、耐熱性が向上する。
【0043】
耐熱性の向上により、後段のソース/ドレイン拡散層の形成工程に、従来と同様の活性化アニール工程を含む拡散層形成技術を適用することができる。上記の窒化を行わない場合には、例えばハフニウムシリケイト膜の場合、高温を加えるとHfO2とSiO2に分離してしまうため、活性化アニールを行うことができない。
【0044】
(9)次に、図1Fに示すように、窒化ハフニウムシリケイト膜9上に窒化チタン(TiN)からなる金属膜10と、ポリシリコン膜11とを順次堆積する。後に、この金属膜10とポリシリコン膜11からMISFETのゲート電極が形成される。この金属膜10の厚さは例えば5nmであり、ポリシリコン膜11の厚さは例えば70nmである。
【0045】
なお、このポリシリコン膜11の形成は省略することもできるが、このポリシリコン膜11を形成しておくことにより、ゲートスタックを形成するために行う、後段のRIE(Reactive Ion Etching)を行い易くするという利点がある。
【0046】
また、金属膜10の材料として、窒化チタンの代わりに、窒化タンタル(TaN)、炭化タンタル(TaC)でもよい。シリコンのミッドギャップは約4.6eVであるのに対して、金属膜10として用いるこれらの材料(TiN、TaN、TaCなど)の実効仕事関数は4.6±0.2eVの範囲にある。このため、閾値電圧の低いn型MISFETと、閾値電圧の低いp型MISFETとを両立させることができ、高性能なCMISFETを得ることができる。さらに、領域AR1と領域AR2に異なる金属膜を形成する必要がないことから、工程数及びコストの低減という利点が得られる。
【0047】
(10)次に、図1Gに示すように、RIEを用いてシリコン酸化膜6〜ポリシリコン膜11の積層膜をエッチングし、ゲートスタック12を形成する。
【0048】
(11)次に、図1Hに示すように、通常のプロセス技術により側壁絶縁膜13を形成し、イオン注入および活性化アニール工程等によりソース/ドレイン拡散層14を形成する。
【0049】
なお、側壁絶縁膜13下のシリコン基板1にエクステンション層と呼ばれる浅い拡散層(図示せず)を形成して、いわゆるLDD(Lightly Doped Drain)構造としてもよい。
【0050】
上記の工程を経て、図1Hに示すように、領域AR1及び領域AR2にn型MISFET及びp型MISFETをそれぞれ形成する。
【0051】
これ以降の工程は図示しないが、実際には、公知のFET製造技術を用いて、ポリシリコン13及びソース/ドレイン拡散層14にシリサイド膜を形成する。その後、MISFETを覆うように層間絶縁膜を形成し、この層間絶縁膜にコンタクトプラグを形成して、MISFETと、層間絶縁膜上に形成される配線パターンとを電気的に接続する。これにより、プレーナ型のCMISFETを有する半導体装置が完成する。
【0052】
次に、上記の工程により、極薄のゲート絶縁膜が得られる理由を説明する。
【0053】
前述のように、上記のMISFETの形成プロセスにおいては、プラズマ窒化による窒化ハフニウムシリケイト膜9の形成における熱工程、およびソース/ドレイン拡散層14の形成における熱工程が存在する。この熱工程において、シリコン酸化膜6、アルミニウム酸化膜7及びランタン酸化膜8は加熱されて反応し、ランタンアルミニウムシリケイト(LaAlSiO)という混合物からなる絶縁膜となる。このランタンアルミニウムシリケイトはシリコン酸化物よりも誘電率が高い。なお、このランタンアルミニウムシリケイト混合物の膜厚は約1nmである。また、上記熱工程において、ランタン酸化膜8中のランタン(La)の一部が窒化ハフニウムシリケイト膜9に拡散することにより、窒化ハフニウムシリケイト膜9の少なくとも一部は、窒化ハフニウムランタンシリケイト(HfLaSiON)となる。この窒化ハフニウムランタンシリケイトは窒化ハフニウムシリケイトよりも誘電率が高い。
【0054】
このようにシリコン酸化膜6、アルミニウム酸化膜7、ランタン酸化膜8及び窒化ハフニウムシリケイト膜9が熱処理されて、より誘電率の高いゲート絶縁膜が形成される。このゲート絶縁膜の誘電率はシリコン酸化膜の約5倍であり、物理的な膜厚は約2.5nmである。よって、実効酸化膜厚(EOT)は約0.5nm(=2.5nm/5)となる。
【0055】
このように、本実施形態によれば、実効酸化膜厚が0.6nm以下のゲート絶縁膜を形成することができる。
【0056】
さらに、ゲート絶縁膜の物理的な膜厚は比較的厚い(約2〜2.5nm)ため、リーク電流を十分に低く維持することができる。このことを、図2を用いて説明する。
【0057】
図2は、本実施形態に係る方法で製造された実効酸化膜厚(EOT)が異なる6つのMISFETのサンプルのそれぞれについて、チャネルに電界(4.5MV/cm)をかけたときのリーク電流(Jg)をプロットしたグラフである。各サンプルのシリコン酸化膜6およびアルミニウム酸化膜7の成膜時の膜厚は、それぞれ1.0nm、0.5nmである。ランタン酸化膜8の成膜時の膜厚は2種類あり、一方が0.3nm(●印)、他方が0.5nm(○印)である。
【0058】
図2の破線は、アルミニウム酸化膜7とランタン酸化膜8を成膜する工程を省略したMISFETのリーク電流を示している。即ち、このMISFETは、シリコン酸化膜6を形成したのち、このシリコン酸化膜6の上にハフニウムシリケイト膜9Aを堆積し、プラズマ窒化法によりこのハフニウムシリケイト膜9Aに窒素を導入し、窒化ハフニウムシリケイト膜9を形成したものである。
【0059】
この図2からわかるように、本実施形態に係る方法で製造されたMISFETのリーク電流は、アルミニウム酸化膜7とランタン酸化膜8を成膜する工程を省略したMISFETに比べて格段に小さい。
【0060】
よって、本実施形態によれば、リーク電流が小さい、即ち消費電力の少ない半導体装置を製造することができる。
【0061】
また、本実施形態によれば、前述のようにウォーターマークが発生しないため、歩留まりを向上させることができるとともに、マルチオキサイド工程を含む実際のLSIプロセスに適用することができる。
【0062】
以上説明したように、本実施形態によれば、実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ないMISFETを、高い歩留まりで製造することができる。
【0063】
なお、上記の説明では半導体基板としてシリコン基板を用いたが、これに限らず、例えば、SOI(Silicon On Insulator)基板、又はシリコン基板若しくはSOI基板の表面にシリコンゲルマン(SiGe)層をエピタキシャル成長させた基板を用いてもよい。
【0064】
また、上記の説明では、ツインウェル構造の相補型MISFETの製造方法を説明したが、これに限らず、シングルウェル構造又はトリプルウェル構造のMISFETを製造してもよい。
【0065】
また、シリコン酸化膜6の代わりに、シリコン酸窒化膜(SiON)を形成してもよい。より一般的に言えば、シリコン酸化膜6の代わりに、半導体基板を構成する元素の酸化物からなる薄膜を形成してもよい。SiONを形成する方法は次の通りである。シリコン基板1の表面にケミカル酸化膜を形成した後、このケミカル酸化膜を約700℃の温度で酸化する。次いで、プラズマ窒化法によりケミカル酸化膜に窒素を導入した後、1000℃の温度で30秒間の窒素アニール、及び900℃の温度で10秒間の減圧酸化を行う。
【0066】
また、アルミニウム酸化膜7とランタン酸化膜8の2層を形成する代わりに、ランタンアルミネート(LaAlO3)膜を形成してもよい。
【0067】
(第2の実施形態)
次に、第2の実施形態に係る半導体装置の製造方法を説明する。本実施形態は、フィン(Fin)の側面に形成された第1の実施形態と同様の多層絶縁膜から熱工程を経て形成されるゲート絶縁膜を有する、FinFETの製造方法に関するものである。
【0068】
以下、図3A〜図3Fを用いて、本実施形態を説明する。図3A〜図3EはFinFETのチャネル部の断面図を示し、図3Fは、FinFETの斜視図を示している。
【0069】
(1)まず、図3Aからわかるように、シリコン基板20上にマスク材21を堆積する。このマスク材21は、例えば、シリコン窒化膜(SiN)からなり、厚さは100nm程度である。なお、このマスク材21は、シリコン窒化膜に限らず、シリコン酸化膜(SiO2)などの他の絶縁膜でもよい。
【0070】
(2)次に、図3Aからわかるように、リソグラフィ及びRIEによって、マスク材21にパターニングを行う。さらに、このマスク材21をマスクとして、シリコン基板20をエッチングする。これにより、シリコン基板20の表面からの深さが200nm程度の素子分離溝22を形成すると共に、フィン20Aを形成する。
【0071】
(3)次に、図3Aからわかるように、高密度プラズマ(High Density Plasma:HDP)CVD法を用いて、素子分離溝22を埋め込むように、半導体基板20及びマスク材21の全面に、例えばシリコン酸化膜からなる素子分離絶縁膜23を堆積する。次いで、マスク材21をストッパとして、CMP(Chemical Mechanical Polishing)法によって素子分離絶縁膜23を平坦化することにより、図3Aに示すように、マスク材21の上面を露呈させる。
【0072】
(4)次に、図3Bに示すように、マスク材21をマスクとして、フッ酸溶液を用いたウエットエッチングによって、素子分離絶縁膜23をエッチングすることにより、素子分離絶縁膜23の膜厚を100nm程度にする。
【0073】
なお、RIEによって、素子分離絶縁膜23をエッチングしてもよい。この場合、エッチング後、希フッ酸溶液(DHF)で洗浄し、残渣を除去する。
【0074】
(5)次に、図3Cに示すように、フィン20Aの側面に第1の実施形態で説明した多層膜からなるゲート絶縁膜24を形成する。即ち、ゲート絶縁膜24は、シリコン酸化膜6、アルミニウム酸化膜7、ランタン酸化膜8及び窒化ハフニウムシリケイト膜9からなる多層の絶縁膜である。なお、このゲート絶縁膜24は、図3Cからわかるように、マスク材21の側面および上面、ならびに素子分離絶縁膜23の上にも形成される。
【0075】
ここで、より詳しく、ゲート絶縁膜24の形成方法について説明する。
【0076】
(5−1)素子分離絶縁膜23のエッチングと連続して、オゾン水又はHCl/H2O2水溶液などの液体の酸化剤を用いて、フィン20Aの側面を雰囲気に露出させることなく酸化し、フィン20Aの側面にシリコン酸化膜6を形成する。このシリコン酸化膜6の厚さは例えば1.0nmである。なお、RIEにより素子分離絶縁膜23をエッチングした場合は、希フッ酸溶液による洗浄と連続して(フィン20Aの側面を雰囲気に露出させることなく)、シリコン酸化膜6を形成する。
【0077】
(5−2)次に、ALD法を用いて、シリコン酸化膜6上にアルミニウム酸化膜7を堆積する。このアルミニウム酸化膜7の厚さは、例えば0.5nmである。
【0078】
(5−3)次に、ALD法を用いて、アルミニウム酸化膜7上にランタン酸化膜8を堆積する。このランタン酸化膜8の厚さは、例えば0.3nmである。
【0079】
(5−4)次に、ALD法を用いて、ハフニウムシリケイト膜9Aをランタン酸化膜8の上に堆積する。このハフニウムシリケイト膜9Aの厚さは、例えば、1.5nmである。
【0080】
(5−5)次に、プラズマ窒化法を用いてハフニウムシリケイト膜9Aに窒素を導入し、1000℃の温度,5Torrの圧力の状態下で10秒間の熱処理を行い、導入した窒素を安定化させ、ランタン酸化膜8の上に窒化ハフニウムシリケイト膜9を形成する。これにより、シリコン酸化膜6、アルミニウム酸化膜7、ランタン酸化膜8及び窒化ハフニウムシリケイト膜9からなるゲート絶縁膜24が形成される。
【0081】
なお、上記のように、ALD法を用いて、アルミニウム酸化膜7、ランタン酸化膜8及びハフニウムシリケイト膜を堆積することにより、フィン20Aの側面に均一に成膜することができる。
【0082】
(6)次に、図3Dに示すように、ALD法を用いて、ゲート絶縁膜24の上に窒化チタン(TiN)からなる金属膜25を堆積する。この金属膜25の厚さは例えば5nmである。なお、金属膜25の材料として、窒化チタンの代わりに、窒化タンタル(TaN)、炭化タンタル(TaC)でもよい。
【0083】
(7)次に、図3Eに示すように、CVD法などを用いてポリシリコン膜26を堆積する。ポリシリコン膜26の厚さは、例えば300nmである。
【0084】
(8)次に、図3Fからわかるように、リソグラフィ及びRIEによって、ポリシリコン膜26にパターニングを行うことにより、ゲートパターン26Aを形成する。次いで、図3Fに示すように、希フッ酸溶液を用いて、ゲートパターン26Aに覆われていないゲート絶縁膜24及び金属膜25を除去する。
【0085】
(9)次に、ゲートパターン26Aの側面に側壁絶縁膜(図示せず)を形成する。
【0086】
(10)次に、図3Fに示すように、斜めイオン注入法またはプラズマドーピング法を用いてフィン20Aにイオン注入を行うことにより、ゲートパターン26Aに覆われていないフィン20Aにソース/ドレイン領域27を形成する。このソース/ドレイン領域27は、ゲートパターン26Aで囲われた、フィン20Aの一部であるチャネル領域を挟むように形成されている。
【0087】
上記の工程を経て、図3Fに示すようなFinFETを形成する。
【0088】
なお、これ以降の工程は図示しないが、実際には、ゲートパターン26A及びソース/ドレイン領域27にシリサイド膜を形成する。その後、FinFETを覆うように層間絶縁膜を形成し、この層間絶縁膜にコンタクトプラグを形成する。このコンタクトプラグは、FinFETと、層間絶縁膜上に形成される配線パターンとを電気的に接続する。このようにして、FinFETを有する半導体装置が完成する。このFinFETは、実効酸化膜厚の極めて薄く、リーク電流の小さいゲート絶縁膜を有する。さらに、素子分離絶縁膜23をエッチングした後、フィン20Aの側面を雰囲気に露出させることなくケミカル酸化膜を形成するので、ウォーターマークの発生が防止される。このため、歩留まりを向上させることができる。
【0089】
なお、ゲートパターン26Aの形成方法としては、上記の方法に限らず、以下の方法を採ることもできる。
【0090】
(1)ポリシリコン膜26を堆積した後、マスク材21をストッパとして、CMP法によって、ポリシリコン膜26を平坦化する。
【0091】
(2)次いで、この平坦化されたポリシリコン26と露呈したマスク材21の上に、CVD法などによって、ポリシリコン膜27を堆積する。
【0092】
(3)次いで、リソグラフィ及びRIEによって、ポリシリコン膜26,27にパターニングを行い、ゲートパターンを形成する。
【0093】
この方法により、特開2006−339514号公報に詳述されているように、プレーナ型MOSFETとFinFETとを混載した半導体装置を簡易なプロセスで製造し、また、微細なゲートパターンを形成することができる。
【0094】
また、本実施形態の説明では、マスク材21は最後まで残存したが、これに限らず、フィン20Aを形成した後、マスク材21を除去し、その後、フィン20Aの対向する一組の両側面だけでなく、フィン20Aの上面にもゲート絶縁膜を形成することにより、いわゆるトライゲートのFETを形成してもよい。
【0095】
次に本実施形態の変形例を説明する。この変形例では半導体基板としてSOI(Silicon On Insulator)基板を用いる。SOI基板を用いた場合のFinFETの製造方法を説明する。
【0096】
(1)シリコン基板30、BOX層31及びシリコン層32が順次積層された構造を有するSOI基板を準備する。
【0097】
(2)シリコン層32上に、例えばシリコン窒化膜(SiN)からなるマスク材21を堆積する。
【0098】
(3)次に、リソグラフィ及びRIEによって、マスク材21にパターニングを行う。さらに、このマスク材21をマスクとして、BOX層32に達するまで、シリコン層32をエッチングする。これにより、BOX層32により電気的に絶縁された、フィン32Aを形成する。このフィン32Aの高さはシリコン層32の厚さに等しい。
【0099】
この後のゲート絶縁膜の形成工程以降は、上記のシリコン基板1を用いた場合と同じであるので、説明を省略する。図4は、SOI基板を用いた場合のFinFETの斜視図を示している。SOI基板を用いることで、上述の製造方法から明らかなように、製造工程が簡略化されるという利点が得られる。さらに、フィン32Aの高さのばらつきが小さいため、FinFETの特性ばらつきを抑えることができる。
【0100】
以上説明したように、本実施形態によれば、実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ないFinFETを、高い歩留まりで製造することができる。
【0101】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【0102】
1 シリコン基板(半導体基板)、2 素子分離絶縁膜、3 pウェル、4 nウェル、5 犠牲膜、6 シリコン酸化膜、7 アルミニウム酸化膜、8 ランタン酸化膜、9 窒化ハフニウムシリケイト膜、10 金属膜、11 ポリシリコン膜、12 ゲートスタック、13 側壁絶縁膜、14 ソース/ドレイン拡散層、20 シリコン基板(半導体基板)、20A フィン、21 マスク材、22 素子分離溝、23 素子分離絶縁膜、24 ゲート絶縁膜、25 金属膜、26 ポリシリコン膜、26A ゲートパターン、27 ソース/ドレイン領域、30 シリコン基板、32A フィン、31 BOX層、AR1 第1の領域、AR2 第2の領域
【特許請求の範囲】
【請求項1】
液体の酸化剤を用いて半導体基板の表面を雰囲気に露出させることなく酸化することにより、前記半導体基板の表面に、前記半導体基板の構成元素の酸化物を含む第1の絶縁膜を形成し、
前記第1の絶縁膜の上にアルミニウム酸化物を含む第2の絶縁膜を形成し、
前記第2の絶縁膜の上に希土類酸化物を含む第3の絶縁膜を形成し、
前記第3の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、
その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第4の絶縁膜を形成し、
前記熱処理により、前記第1ないし前記第3の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、
ことを特徴とする半導体装置の製造方法。
【請求項2】
n型MISFET及びp型MISFETからなる相補型MISFETを有する半導体装置を製造する方法であって、
前記n型MISFETを形成するための半導体基板上の第1の領域と、前記p型MISFETを形成するための前記半導体基板上の第2の領域とを電気的に分離する素子分離絶縁膜を、前記半導体基板に形成し、
液体の酸化剤を用いて前記半導体基板の表面を雰囲気に露出させることなく酸化することにより、前記第1の領域及び前記第2の領域に、前記半導体基板の構成元素の酸化物を含む第1の絶縁膜を形成し、
前記第1の絶縁膜の上にアルミニウム酸化物を含む第2の絶縁膜を形成し、
前記第2の絶縁膜の上に希土類酸化物を含む第3の絶縁膜を形成し、
前記第3の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、
その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第4の絶縁膜を形成し、
前記熱処理により、前記第1ないし前記第3の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、
ことを特徴とする半導体装置の製造方法。
【請求項3】
請求項1又は請求項2に記載の半導体装置の製造方法であって、
前記第3の絶縁膜は、前記第2の絶縁膜の上に希土類元素からなる薄膜を堆積し、大気中で前記希土類元素からなる薄膜を酸化させることにより形成する、
ことを特徴とする半導体装置の製造方法。
【請求項4】
請求項1乃至請求項3のいずれかに記載の半導体装置の製造方法であって、
前記第4の絶縁膜の上に、窒化チタン、窒化タンタル又は炭化タンタルからなる金属膜を堆積することを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板の上に、所定の形状にパターニングされたマスク材を形成し、
前記マスク材をマスクとして、前記半導体基板の表面から所定の深さまで前記半導体基板をエッチングすることにより、フィン及び素子分離溝を形成し、
前記素子分離溝に素子分離絶縁膜を堆積した後、前記素子分離絶縁膜を所定の厚さになるまでエッチングし、
この後、液体の酸化剤を用いて、前記フィンの側面を雰囲気に露出させることなく酸化することにより、前記半導体基板の構成元素の酸化物を含む第1の絶縁膜を前記フィンの側面に形成し、
前記第1の絶縁膜の上にアルミニウム酸化物を含む第2の絶縁膜を形成し、
前記第2の絶縁膜の上に希土類酸化物を含む第3の絶縁膜を形成し、
前記第3の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、
その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第4の絶縁膜を形成し、
前記熱処理により、前記第1ないし前記第3の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、
ことを特徴とする半導体装置の製造方法。
【請求項1】
液体の酸化剤を用いて半導体基板の表面を雰囲気に露出させることなく酸化することにより、前記半導体基板の表面に、前記半導体基板の構成元素の酸化物を含む第1の絶縁膜を形成し、
前記第1の絶縁膜の上にアルミニウム酸化物を含む第2の絶縁膜を形成し、
前記第2の絶縁膜の上に希土類酸化物を含む第3の絶縁膜を形成し、
前記第3の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、
その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第4の絶縁膜を形成し、
前記熱処理により、前記第1ないし前記第3の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、
ことを特徴とする半導体装置の製造方法。
【請求項2】
n型MISFET及びp型MISFETからなる相補型MISFETを有する半導体装置を製造する方法であって、
前記n型MISFETを形成するための半導体基板上の第1の領域と、前記p型MISFETを形成するための前記半導体基板上の第2の領域とを電気的に分離する素子分離絶縁膜を、前記半導体基板に形成し、
液体の酸化剤を用いて前記半導体基板の表面を雰囲気に露出させることなく酸化することにより、前記第1の領域及び前記第2の領域に、前記半導体基板の構成元素の酸化物を含む第1の絶縁膜を形成し、
前記第1の絶縁膜の上にアルミニウム酸化物を含む第2の絶縁膜を形成し、
前記第2の絶縁膜の上に希土類酸化物を含む第3の絶縁膜を形成し、
前記第3の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、
その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第4の絶縁膜を形成し、
前記熱処理により、前記第1ないし前記第3の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、
ことを特徴とする半導体装置の製造方法。
【請求項3】
請求項1又は請求項2に記載の半導体装置の製造方法であって、
前記第3の絶縁膜は、前記第2の絶縁膜の上に希土類元素からなる薄膜を堆積し、大気中で前記希土類元素からなる薄膜を酸化させることにより形成する、
ことを特徴とする半導体装置の製造方法。
【請求項4】
請求項1乃至請求項3のいずれかに記載の半導体装置の製造方法であって、
前記第4の絶縁膜の上に、窒化チタン、窒化タンタル又は炭化タンタルからなる金属膜を堆積することを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板の上に、所定の形状にパターニングされたマスク材を形成し、
前記マスク材をマスクとして、前記半導体基板の表面から所定の深さまで前記半導体基板をエッチングすることにより、フィン及び素子分離溝を形成し、
前記素子分離溝に素子分離絶縁膜を堆積した後、前記素子分離絶縁膜を所定の厚さになるまでエッチングし、
この後、液体の酸化剤を用いて、前記フィンの側面を雰囲気に露出させることなく酸化することにより、前記半導体基板の構成元素の酸化物を含む第1の絶縁膜を前記フィンの側面に形成し、
前記第1の絶縁膜の上にアルミニウム酸化物を含む第2の絶縁膜を形成し、
前記第2の絶縁膜の上に希土類酸化物を含む第3の絶縁膜を形成し、
前記第3の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、
その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第4の絶縁膜を形成し、
前記熱処理により、前記第1ないし前記第3の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、
ことを特徴とする半導体装置の製造方法。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4】
【公開番号】特開2010−186853(P2010−186853A)
【公開日】平成22年8月26日(2010.8.26)
【国際特許分類】
【出願番号】特願2009−29587(P2009−29587)
【出願日】平成21年2月12日(2009.2.12)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年8月26日(2010.8.26)
【国際特許分類】
【出願日】平成21年2月12日(2009.2.12)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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