画素構造、アクティブマトリクス基板、アクティブマトリクス基板の製造方法、電気光学装置、並びに電子機器
【課題】 製造プロセスにおける半導体層の熱的制限の影響が少なく、低コスト化に有利な画素構造を提供する。
【解決手段】 画素構造は、画素電極２０と、この画素電極２０に対応するスイッチング素子１０とを有する。画素電極２０とスイッチング素子１０とが同一の基板Ｐ上に形成されており、スイッチング素子１０における半導体層１１に比べて基板Ｐ側の層（第１層Ｌ１）に画素電極２０が配されている。
【解決手段】 画素構造は、画素電極２０と、この画素電極２０に対応するスイッチング素子１０とを有する。画素電極２０とスイッチング素子１０とが同一の基板Ｐ上に形成されており、スイッチング素子１０における半導体層１１に比べて基板Ｐ側の層（第１層Ｌ１）に画素電極２０が配されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素構造、アクティブマトリクス基板、アクティブマトリクス基板の製造方法、電気光学装置、並びに電子機器に関するものである。
【背景技術】
【０００２】
例えばアクティブマトリクス方式の液晶表示装置では、各画素毎にスイッチング素子が設けられており、そのスイッチング素子を介して各画素のスイッチング動作が行われる。スイッチング素子としては、例えばＴＦＴ（薄膜トランジスタ）が用いられる。
【０００３】
ＴＦＴを有するアクティブマトリクス基板の製造方法としては、ゲート電極及び半導体層（例えばアモルファスシリコン層及びＮ型シリコン層）を形成した後に、電極配線（ソース線、ドレイン線など）や画素電極（透光性導電膜など）を積層形成するのが一般的である（例えば、特許文献１参照）。
【特許文献１】特許第３２６１６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アクティブマトリクス基板の製造プロセスにおいては、成膜後の半導体層に熱的制限がある。例えば、成膜後の半導体層に２５０〜３００℃程度以上の熱が加わると、水素脱離に伴う素子特性の劣化が生じる場合がある。こうした半導体層の熱的制限は、半導体層の後に形成される電極配線や画素電極の形成方法に制約を与えることから、製造プロセスの低コスト化を図るプロセス適用上の障害となっている。
【０００５】
本発明は、上記事情に鑑みてなされたものであり、製造プロセスにおける半導体層の熱的制限の影響が少なく、低コスト化に有利な画素構造及びその画素構造を有するアクティブマトリクス基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の画素構造は、画素電極と、該画素電極に対応するスイッチング素子とを有する画素構造であって、前記画素電極と前記スイッチング素子とが同一の基板上に形成されており、前記スイッチング素子における半導体層に比べて前記基板側の層に前記画素電極が配されていることを特徴とする。
【０００７】
この画素構造によれば、スイッチング素子の半導体層に比べて基板側の層に画素電極が配されていることから、半導体層の形成前に画素電極を形成することが可能である。つまり、半導体層の熱的制限の影響を受けることなく画素電極を形成することが可能となる。そのため、この画層構造は、画素電極の形成方法に制約が少なく、低コストプロセスの適用、例えば液相成膜の導入に有利となる。
【０００８】
この場合、例えば、前記画素電極が前記基板上の第１層（基板表面に最も近い層）に配されている構成とすることができる。
この構成によれば、画素電極が基板上の第１層に配されることにより、画素電極の形成材料や形成手段の選択の幅が広くなる。
なお、この構成は、物質の透過を防止する保護膜あるいは密着性向上のための密着膜などの、スイッチング動作に直接的な関与をしない膜が、基板表面と画素電極との間に存在する場合を含むものとする。
【０００９】
上記の画素構造において、前記画素電極に対応する容量部をさらに有しており、前記画素電極と前記容量部を構成する導電線とが前記基板上の同一層に配されている構成とすることができる。
この構成によれば、画素電極と容量部の導電線とが基板上の同一層に配されていることから、画素電極及びその導電線の形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００１０】
この場合、例えば、前記画素電極と前記容量部の導電線とが同一の材料膜を含む構成とすることができる。
この構成によれば、画素電極と容量部の導電線とが同一の材料膜を含みかつそれらが基板上の同一層に配されているから、画素電極及びその導電線の各材料配置を同じタイミングで行うことが可能となる。
【００１１】
上記の画素構造においては、前記画素電極に電気的に接続された補助電極が、絶縁膜を介して（間に挟んで）前記容量部の導電線を覆っている構成とすることができる。
この構成では、画素電極の一部として補助電極が機能するとともに、その補助電極と容量部の導電線とが絶縁膜を介して対向配置される。
【００１２】
この場合、前記画素電極、前記容量部の導電線、前記補助電極、及び前記絶縁膜がそれぞれ透光性の膜からなる構成とすることができる。
この構成によれば、画素電極に加え、容量部にも光が透過することから、画素構造における光透過領域の拡大（開口率の向上）が図られる。
【００１３】
また、上記の画素構造において、前記基板には、前記画素電極及び／又は前記容量部を区画するバンクが形成されている構成とすることができる。
この構成によれば、画素電極及び／又は容量部の形成に液相法の使用が可能となる。液相法では、液体材料を基板上に配置し、その膜を熱処理することで導電膜を得る。液体材料の配置技術としては、液滴吐出法、Ｃａｐコート法、スピンコート法等がある。上記バンクは、画素電極及び／又は容量部の液体材料を基板上に配置する際の、配置領域の規定に用いられる。そして、液相法の使用は、製造プロセスの簡素化や材料使用量の低減化を図りやすいことから製造コストの低減に有利である。画素電極と容量部とが基板上の同一層に配されているので、画素電極及び容量部を区画する各バンクの形成を同時に行うことが可能である。
【００１４】
上記の画素構造において、前記スイッチング素子が薄膜トランジスタであり、前記スイッチング素子におけるゲート電極と前記画素電極とが前記基板上の同一層に配されている構成とすることができる。
この構成によれば、画素電極とゲート電極とが基板上の同一層に配されていることから、画素電極及びゲート電極の形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００１５】
この場合、例えば、前記基板上には、前記画素電極及び／又は前記ゲート電極を区画するバンクが形成されている構成とすることができる。
この構成によれば、画素電極及び／又はゲート電極の形成に液相法の使用が可能となり、製造コストの低減化が図られる。上記バンクは、画素電極及び／又はゲート電極の液状材料を基板上に配置する際の、配置領域の規定に用いられる。画素電極とゲート電極とが基板上の同一層に配されているので、画素電極及びゲート電極を区画する各バンクの形成を同時に行うことが可能である。
【００１６】
上記の画素構造において、ゲート線とソース線とがさらに、前記基板上の前記画素電極と同一層に配されている構成とすることができる。
この構成によれば、画素電極、ゲート電極、ゲート線、及びソース線が基板上の同一層に配されていることから、それらの形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００１７】
この場合、例えば、前記ゲート電極と前記ゲート線と前記ソース線とが同一の材料膜を含む構成とすることができる。
この構成によれば、ゲート電極、ゲート線、及びソース線が同一の材料膜を含みかつそれらが基板上の同一層に配されていることから、ゲート電極、ゲート線、及びソース線の各材料配置を同じタイミングで行うことが可能となる。
【００１８】
また、前記基板上には、前記ゲート線及び／又は前記ソース線を区画するバンクが形成されている構成とすることができる。
この構成によれば、ゲート線及び／又はソース線の形成に液相法の使用が可能となり、製造コストの低減化が図られる。上記バンクは、ゲート線及び／又はソース線の液体材料を基板上に配置する際の、配置領域の規定に用いられる。画素電極、ゲート電極、ゲート線、及びソース線が基板上の同一層に配されているので、それらを区画する各バンク形成を同時に行うことが可能である。
【００１９】
本発明のアクティブマトリクス基板は、上記の画素構造を有することを特徴とする。
このアクティブマトリクス基板によれば、低コスト化を図ることが可能となる。
【００２０】
本発明のアクティブマトリクス基板の製造方法は、基板上に前記スイッチング素子の半導体層を形成する工程と、前記半導体層の形成前に、前記基板上に前記画素電極を形成する工程とを有することを特徴とする。
【００２１】
この製造方法によれば、スイッチング素子の半導体層の形成前に、半導体層の熱的制限の影響を受けることなく、画素電極を形成することができる。そのため、画素電極の形成材料や形成手段の選択の幅が広く、低コスト化を図ることが可能となる。
【００２２】
例えば、蒸着法（ＣＶＤ法を含む）、スパッタ法、及び液相法のうちの少なくとも１つを用いて前記画素電極を形成することができる。
この場合、例えば、基板の全面に画素電極の材料膜を形成し、その後にパターニングすることにより画素電極を形成するとよい。基板上の第１層であれば、こうした膜形成を容易に実施可能である。
【００２３】
上記の製造方法において、液相法を用いた前記画素電極の形成工程は、前記画素電極の配置領域を区画する区画部を前記基板上に形成する工程と、前記区画部で区画された領域に前記画素電極の液体材料を配置する工程と、前記画素電極の材料膜を熱処理する工程とを含む構成とすることができる。
ここで、液相法による画素電極の形成では、実用的な導電性能を得るために材料膜の熱処理温度（焼成温度）が、２５０℃以上の比較的高温であるのが好ましい。この製造方法では、半導体層の熱的制限の影響を受けることなく、比較的高温での熱処理により導電性能に優れた画素電極を形成することができる。また、液相法の使用により、製造コストの低減化が図られる。
【００２４】
前記区画部は、例えば、バンクまたは前記画素電極の形成材料に対して撥液性を示す領域である。
バンクまたは撥液性領域により画素電極の材料の配置領域が規定される。
この場合、例えば、フォトリソグラフィ法を用いて前記バンクを形成することができる。
また、自己組織化膜を用いて前記撥液性を示す領域を形成することができる。
【００２５】
上記の製造方法においては、前記半導体層の形成前に、前記画素電極に対応する容量部を前記基板上に形成する工程をさらに有しており、前記画素電極の形成工程と前記容量部の形成工程とは、区画部の形成、材料配置、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことが好ましい。
これによれば、画素電極と容量部との形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００２６】
上記の製造方法において、前記スイッチング素子が薄膜トランジスタであり、前記半導体層の形成前に、ゲート電極を前記基板上に形成する工程をさらに有しており、前記ゲート電極の形成工程では、液相法を用いる構成とすることができる。
これによれば、液相法の使用により、製造コストの低減化が図られる。
【００２７】
この場合、前記画素電極の形成工程と前記ゲート電極の形成工程とは、区画部の形成、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことが好ましい。
これによれば、画素電極とゲート電極との形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００２８】
上記の製造方法において、前記半導体層に電気的に接続されるドレイン電極の形成工程とソース電極の形成工程とをさらに有しており、前記ドレイン電極の形成工程と前記ソース電極の形成工程とでは、液相法を用いる構成とすることができる。
これによれば、液相法の使用により、製造コストの低減化が図られる。
【００２９】
この場合、前記ドレイン電極の形成と同時に、該ドレイン電極を介した前記半導体層と前記画素電極との電気的接続を行うことにより、形成プロセスの簡素化が図られる。
また、前記ソース電極の形成と同時に、該ソース電極を介した前記半導体層と前記ソース線との電気的接続を行うことによっても、形成プロセスの簡素化が図られる。
【００３０】
上記の製造方法において、互いに交差するゲート線及びソース線を前記基板上に形成する工程をさらに有しており、前記ゲート線及び前記ソース線の形成工程では、液相法を用いる構成とすることができる。
これによれば、液相法の使用により、製造コストの低減化が図られる。
【００３１】
この場合、前記ゲート線及び前記ソース線の形成工程は、前記半導体層の形成前に交差部分で一方の線が分割された交差パターンの導電膜を形成する第１工程と、前記半導体層の形成後に前記分割された導電膜を電気的に接続する第２工程とを含む構成とすることができる。
これによれば、ゲート線とソース線とが基板上の同一層にあっても、両者を交差配置することが可能となる。
【００３２】
また、前記ゲート線及び前記ソース線の形成における前記第１工程と、前記ゲート電極の形成工程とは、区画部の形成、材料配置、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことが好ましい。
これによれば、ゲート線とソース線とゲート電極との形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００３３】
また、前記ゲート線及び前記ソース線の形成における第２工程と、前記ドレイン電極の形成工程と、前記ソース電極の形成工程とでは、区画部の形成、材料配置、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことが好ましい。
これによれば、ゲート線とソース線とドレイン電極とソース電極との形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００３４】
本発明の電気光学装置は、上記の本発明のアクティブマトリクス基板を備えることを特徴とする。
この電気光学装置によれば、低コスト化が図られる。
【００３５】
本発明の電子機器は、上記の本発明の電気光学装置を備えることを特徴とする。
この電子機器によれば、低コスト化が図られる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の画素構造、アクティブマトリクス基板、アクティブマトリクス基板の製造方法、電気光学装置並びに電子機器の実施形態について図面を参照して説明する。なお、各図においては、各構成要素を図面上で認識可能な程度の大きさとするために、必要に応じてその縮尺を実際とは異ならしめてある。
【００３７】
（アクティブマトリクス基板）
図１は本発明に係るアクティブマトリクス基板の一部を拡大した平面図であり、図２（Ａ）は図１に示すＡ−Ａ断面図、図２（Ｂ）は図１に示すＢ−Ｂ断面図、図２（Ｃ）は図１に示すＣ−Ｃ断面図である。
【００３８】
図１に示すように、アクティブマトリクス基板１は、格子パターンの配線（ソース線３０、ゲート線３１）と、この配線に囲まれた各領域に配置された画素電極２０と、画素電極２０に対応するスイッチング素子としてのＴＦＴ１０と、容量部２５とを備えて構成されている。
【００３９】
（画素構造）
図２（Ａ）、（Ｂ）及び（Ｃ）に示すように、ＴＦＴ１０は、ボトムゲート構造（逆スタガ型構造）を有するアモルファスシリコン型ＴＦＴ（α−Ｓｉ ＴＦＴ）であり、半導体層１１と、半導体層１１と基板Ｐ（ガラス基板など）との間に配されるゲート電極１６と、半導体層１１とゲート電極１６との間に配されるゲート絶縁膜１７と、半導体層１１とそれぞれ電気的に接続されたソース電極１８及びドレイン電極１９とを含む。
【００４０】
半導体層１１は、アモルファスシリコン層（α−Ｓｉ）１２と、このアモルファスシリコン層１２上に積層されたＮ＋ シリコン層（ｎ+−Ｓｉ）１３とからなる。Ｎ＋ シリコン層１３は、アモルファスシリコン層１２上で平面的に離間された２つの部位に分割されており、一方（図示左側）のＮ＋ シリコン層１３（ソース領域）と信号線としてのソース線３０とがソース電極１８を介して電気的に接続され、他方のＮ＋ シリコン層１３（ドレイン領域）と画素電極２０とがドレイン電極１９を介して電気的に接続されている。また、ゲート電極１６は、走査線としてのゲート線３１に電気的に接続されている。
【００４１】
画素電極２０は、前述したように、ＴＦＴ１０のドレインにドレイン電極１９を介して電気的に接続されている。そして、ゲート線３１を介して入力されるゲート信号によりＴＦＴ１０が所定期間だけオン状態とされることで、ソース線３０を介して供給される画像信号が画素電極２０に供給される。画素電極２０と対向電極との間に液晶が配されている場合には、その液晶に画像信号が一定期間保持される。
【００４２】
容量部２５は、液晶などに保持された画素信号がリークするのを防ぐものであり、画素電極２０に電気的に接続された画素電極２０の一部としての補助電極２６と、補助電極２６に対向配置される導電膜からなる容量線２７と、補助電極２６と容量線２７との間に配される絶縁膜２８とを含む。
【００４３】
ここで、この画素構造は、ゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１がそれぞれ、基板Ｐの表面に最も近い第１層（ファーストレイヤー）Ｌ１において、基板Ｐ上の同一面上に配されているという特徴を有している。
【００４４】
具体的には、基板Ｐ上に、ゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１の形成領域をそれぞれ規定するための区画部としてのバンク（絶縁膜）４０が形成されており、このバンク４０の開口部４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅにゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１がそれぞれ配設されている。なお、バンク４０は、フォトリソグラフィ等によるパターニングにより基板Ｐ上に一括して形成されたものである。
【００４５】
ゲート電極１６は、基板Ｐ上にＡｇ，Ｃｕ，Ａｌ等から選ばれる１種又は２種以上の金属材料を用いて形成された下層（基体層）１６Ａと、Ｎｉ，Ｔｉ，Ｗ，Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された上層（被覆層）１６Ｂとを積層してなる２層構造を有している。この２層構造は、基体層１６Ａを構成するＡｇやＣｕ，Ａｌのゲート絶縁膜１７への拡散を被覆層１６Ｂによって効果的に防止し、これによりＴＦＴ１０に動作不良や移動度の低下等が生じるのを防止するという機能を有する。なお、基体層１６Ａと基板Ｐとの間に、両者の密着性を向上させるための密着層を設けてもよい。この密着層は、例えばＭｎにより形成することができ、Ｍｎ微粒子を分散させた液体材料を用いた液相法によって形成することができる。
また、ソース線３０及びゲート線３１は、ゲート電極１６と同様に、基板Ｐ上にＡｇ，Ｃｕ，Ａｌ等から選ばれる１種又は２種以上の金属材料を用いて形成された下層（基体層）１６Ａと、Ｎｉ，Ｔｉ，Ｗ，Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された上層（被覆層）１６Ｂとを積層してなる２層構造を有している。
なお、ゲート電極１６、ソース線３０、及びゲート線３１は、互いに同じ材料膜を有しており、これらは同時形成されたものである。
【００４６】
画素電極２０は、ＩＴＯ（インジウム錫酸化物）等の透光性の導電膜からなる。また、容量線２７も、ＩＴＯ（インジウム錫酸化物）等の透光性の導電膜からなる。画素電極２０と容量線２７とは、互いに同じ材料膜からなり、これらは同時に形成されたものである。また、容量線２７が形成されたバンク４０の開口部４０ｃにおいて、容量線２７上に絶縁膜２８が積層され、その絶縁膜２８上に画素電極２０と電気的に接続された補助電極２６が積層されている。補助電極２６は、ＩＴＯ（インジウム錫酸化物）等の透光性の導電膜からなり、画素電極２０の一部と絶縁膜２８とバンク４０の一部とを覆うように配されている。絶縁膜２８は、ポリシラザン等の透光性の高い絶縁体からなる。
【００４７】
このように、この画素構造では、第１層Ｌ１において、ゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１の各構成要素がそれぞれ、基板Ｐ上の同一面上に配されていることから、それら構成要素の形成プロセスの一部共有化が可能である。例えば、区画部であるバンク４０の形成、各構成要素の形成材料の配置、及び基板Ｐ上に配置された材料膜の熱処理、のうちの少なくとも１つの工程を同じタイミングで行うことができる。さらに、これらの構成要素が基板Ｐの表面に最も近い第１層Ｌ１に配されており、それら構成要素の配置面である基板Ｐ表面は全面が比較的平坦であるから、段差がある面に対する処理に比べて、プロセスの共有化を図りやすい。
【００４８】
また、この第１層Ｌ１において、ゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１の各構成要素がそれぞれ、バンク４０によって区画されていることから、各構成要素の形成に液相法の使用が可能である。液相法では、液体材料を基板Ｐ上に配置し、その膜を熱処理することで導電膜を得る。液体材料の配置技術としては、例えば、液滴吐出法、Ｃａｐコート法、スピンコート法等があげられる。上記バンク４０は、上記各構成要素の液体材料を基板Ｐ上に配置する際の、配置領域を規定する仕切り部材として用いられる。そして、液相法の使用は、製造プロセスの簡素化や材料使用量の低減化を図りやすいことから製造コストの低減に有利である。ゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１の各構成要素が基板Ｐ上の同一層に配されているので、それらの構成要素を区画する各バンク４０の形成を同時に行うことが可能である。
【００４９】
次に、半導体層１１、ソース電極１８、及びドレイン電極１９は、上記第１層Ｌ１の上層に設けられている。
【００５０】
具体的には、ゲート電極１６を含むバンク４０上の領域に、酸化シリコンや窒化シリコン等からなるゲート絶縁膜１７が形成されており、このゲート絶縁膜１７上であってゲート電極１６と平面的に重なる位置に半導体層１１が形成されている。すなわち、ゲート電極１６、ゲート絶縁膜１７、アモルファスシリコン層１２、及びＮ＋ シリコン層１３の順に、それらが基板Ｐ上に積層されている（ボトムゲート構造、逆スタガ型構造）。
【００５１】
また、上記第１層Ｌ１上に、ソース電極１８及びドレイン電極１９の形成領域をそれぞれ規定するための区画部としてのバンク（絶縁膜）４１が形成されており、このバンク４１の開口部４１ａ，４１ｂにソース電極１８及びドレイン電極１９がそれぞれ配設されている。なお、バンク４１は、フォトリソグラフィ等によるパターニングにより第１層Ｌ１上に一括して形成されたものである。
【００５２】
ソース電極１８は、Ｎｉ、Ｔｉ、Ｗ、Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された下層（バリア層）１８Ａと、Ａｇ，Ｃｕ，Ａｌ等から選ばれる１種又は２種以上の金属材料を用いて形成された中間層（基体層）１８Ｂと、Ｎｉ、Ｔｉ、Ｗ、Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された上層（被覆層）１８Ｃとを積層してなる３層構造を有している。この３層構造は、基体層１８Ｂを構成するＡｇやＣｕ，Ａｌのアモルファスシリコン層１２、Ｎ＋ シリコン層１３、及びゲート絶縁膜１７への拡散をバリア層１８Ａによって効果的に防止し、これによりＴＦＴ１０に動作不良や移動度の低下等が生じるのを防止するという機能を有する。バンク４１は、第１層Ｌ１におけるソース線３０の一部と半導体層１１のソース領域とを含む領域を開口する開口部４１ａを有しており、この開口部４１ａに上記導電材料が充填されることにより、ソース電極１８の形成、並びにそのソース電極１８を介した半導体層１１のソース領域とソース線３０との電気的接続がなされている。
【００５３】
また、ドレイン電極１９は、ソース電極１８と同様に、Ｎｉ、Ｔｉ、Ｗ、Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された下層（バリア層）１９Ａと、Ａｇ，Ｃｕ，Ａｌ等から選ばれる１種又は２種以上の金属材料を用いて形成された中間層（基体層）１９Ｂと、Ｎｉ、Ｔｉ、Ｗ、Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された上層（被覆層）１９Ｃとを積層してなる３層構造を有している。バンク４１は、第１層Ｌ１における画素電極２０の一部と半導体層１１のドレイン領域とを含む領域を開口する開口部４１ｂを有しており、この開口部４１ｂに上記導電材料が充填されることにより、ドレイン電極１９の形成、並びにそのドレイン電極１９を介した半導体層１１のドレイン領域と画素電極２０との電気的接続がなされている。
なお、ソース電極１８及びドレイン電極１９は、互いに同じ材料膜を有しており、これらは同時形成されたものである。
また、半導体層１１（アモルファスシリコン層１２、Ｎ＋ シリコン層１３）とバンク４１との間には必要に応じて保護膜３９が形成されている。この保護膜３９は、バンク４１を通過した金属（例えば、アルカリ金属（可動イオン））が半導体層１１に侵入するのを防止するなどの機能を有する。バンク４１が同様の機能を有している場合には保護膜３９を省いた構成としてもよい。
【００５４】
このように、この画素構造では、画素電極２０を含む第１層Ｌ１の上層に、半導体層１１が形成されている。半導体層１１に比べて基板Ｐ側の層に画素電極２０が配されていることから、半導体層１１の形成前に画素電極２０を形成することが可能である。つまり、製造プロセスにおける半導体層１１の熱的制限の影響を受けることなく画素電極２０を形成することができる。そのため、この画素構造は、画素電極２０の形成方法に制約が少なく、低コスト化に有利である。例えば、画素電極２０の形成に、製造コストの低減に有利な液相法の使用が可能となる。
【００５５】
また、第１層Ｌ１の上層において、ソース電極１８及びドレイン電極１９がそれぞれ、バンク４１によって区画されていることから、それらの形成に液相法の使用が可能である。上記バンク４１は、上記各構成要素の液体材料を基板Ｐ上に配置する際の、配置領域を規定する仕切り部材として用いられる。そして、液相法の使用は、製造プロセスの簡素化や材料使用量の低減化を図りやすいことから製造コストの低減に有利である。ソース電極１８及びドレイン電極１９の各構成要素が基板Ｐ上の同一層に配されているので、それらの構成要素を区画する各バンク４１の形成を同時に行うことが可能である。
【００５６】
図１に戻り、このアクティブマトリクス基板１においては、ソース線（信号線）３０とゲート線（走査線）３１とが互いに交差して配置されることにより格子状パターンを形成している。すなわち、複数のゲート線３１が図示左右方向に延在しており、これらのゲート線３１に交差する方向（図示上下方向）に複数のソース線３０が延在している。前述したように、このアクティブマトリクス基板１では、ソース線３０とゲート線３１とが基板Ｐ上の同一面上に配されることから、基板Ｐ上のソース線３０とゲート線３１との交差位置において一方の配線（ゲート線３１）に対して他方の配線（ソース線３０）を迂回させている。
【００５７】
具体的には、図２（Ｃ）に示すように、第１層Ｌ１において、ゲート線３１を間に挟んでその両側にソース線３０が複数に分割して形成されている。そして、ソース線３０とゲート線３１との交差位置において、第１層Ｌ１の上層に、ゲート線３１を跨ぐ補助導電膜３５が配設されている。補助導電膜３５と分割された両ソース線３０とが電気的に接続され、かつ補助導電膜３５とゲート線３１とはゲート絶縁膜１７によって絶縁された関係にある。補助導電膜３５は、Ａｇ，Ｃｕ，Ａｌ等から選ばれる１種又は２種以上の金属材料を用いて形成された下層（基体層）３５Ａと、Ｎｉ，Ｔｉ，Ｗ，Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された上層（被覆層）３５Ｂとを積層してなる２層構造を有している。第１層Ｌ１の上層に設けられたバンク４１は、ソース線３０とゲート線３１との交差位置において、分割された両ソース線３０の各一部を開口する開口部４１ｃを有しており、この開口部４１ｃに上記導電材料が充填されることにより、分割された両ソース線３０同士の電気的接続がなされている。なお、本例では、互いに交差するソース線３０とゲート線３１との関係において、ソース線３０が分割されているが、ゲート線３１が分割した形態としてもよい。
【００５８】
さらに、図１に示すように、このアクティブマトリクス基板１においては、ソース線（信号線）３０と容量線２７とが互いに交差して配置されている。すなわち、複数の容量線２７が図示左右方向に延在しており、これらの容量線２７に交差する方向（図示上下方向）に複数のソース線３０が延在している。前述したように、このアクティブマトリクス基板１では、ソース線３０と容量線２７とが基板Ｐ上の同一面上に配されることから、基板Ｐ上のソース線３０と容量線２７との交差位置において一方の配線（容量線２７）に対して他方の配線（ソース線３０）を迂回させている。なお、本例では、互いに交差するソース線３０と容量線２７との関係において、ソース線３０が分割されているが、容量線２７が分割した形態としてもよい。実際には、画素特性の向上を図る上で、本例のようにソース線３０を分割するのが好ましい。
【００５９】
具体的には、基板Ｐ上の第１層において、容量線２７を間に挟んでその両側にソース線３０が複数に分割して形成されている。そして、ソース線３０と容量線２７との交差位置において、容量線２７を跨ぐ補助導電膜３６が配設されている。補助導電膜３６と分割された両ソース線３０とが電気的に接続され、補助導電膜３６と容量線２７とはゲート絶縁膜によって絶縁された関係にある（図１５参照）。第１層の上層に設けられたバンク４１は、ソース線３０と容量線２７との交差位置において、分割された両ソース線３０の各一部を開口する開口部４１ｄを有しており、この開口部４１ｄに補助導電膜３６が充填されることにより、分割された両ソース線３０同士の電気的接続がなされている。ソース線３０と容量線２７との交差位置における補助導電膜３６と、前述したソース線３０とゲート線３１との交差位置における補助導電膜３５とは、互いに同じ材料膜を有しており、これらは同時形成されたものである。
【００６０】
上記構成により、このアクティブマトリクス基板１では、ゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１がそれぞれ、基板Ｐの表面に最も近い第１層（ファーストレイヤー）において基板Ｐ上の同一面上に配されているなどの特徴的な構成を有していることから、製造プロセスの簡素化や材料使用量の低減化を図ることが可能である。
【００６１】
また、このアクティブマトリクス基板１では、容量部２５を構成する容量線２７、補助電極２６、及び絶縁膜２８がそれぞれ透光性の膜からなることから、画素電極２０に加え、容量部２５にも光が透過する。そのため、画素構造における光透過領域の拡大（開口率の向上）が図られる。
なお、容量部２５の配置位置は、図１に示す画素電極２０の中央付近に限らず、画素電極２０の縁部に寄っていてもよい。
また、容量部２５が難透光性の構成であってもよい。
【００６２】
（液晶表示装置）
図３は、本発明の電気光学装置の一実施の形態である液晶表示装置１００を示す等価回路図である。この液晶表示装置１００は、図１のアクティブマトリクス基板を備える。
図３に示すように、この液晶表示装置１００において、画像表示領域を構成するマトリクス状に配置された複数のドットには、透光性導電膜としての画素電極２０と当該画素電極２０を制御するためのスイッチング素子である薄膜トランジスタ（ＴＦＴ１０）とがそれぞれ形成されており、画像信号が供給される信号線（ソース線３０）が当該ＴＦＴ１０のソースに電気的に接続されている。ソース線３０に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のソース線３０に対してグループ毎に供給される。また、走査線（ゲート線３１）がＴＦＴ１０のゲートに電気的に接続されており、複数のゲート線３１に対して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極２０はＴＦＴ１０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ１０を一定期間だけオンすることにより、ソース線３０から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００６３】
画素電極２０を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。そして、この印加される電圧レベルに応じて液晶の分子集合の配向や秩序が変化するのを利用して光を変調し、任意の階調表示を可能にしている。また各ドットには、液晶に書き込まれた画像信号がリークするのを防止するために、画素電極２０と共通電極との間に形成される液晶容量と並列に蓄積容量（容量部２５）が付加されている。符号２７はこの蓄積容量の一側の電極に接続された容量線である。
【００６４】
次に、図４は、液晶表示装置１００の全体構成図である。
図４に示すように、液晶表示装置１００は、ＴＦＴアレイ基板（アクティブマトリクス基板１）と、対向基板５０とが、平面視略矩形枠状のシール材５２を介して貼り合わされた構成を備えており、前記両基板１，５０の間に挟持された液晶が、シール材５２によって前記基板間に封入されたものとなっている。なお、図４では、対向基板５０の外周端が、シール材５２の外周端に平面視で一致するように表示している。
【００６５】
シール材５２の内側の領域には、遮光性材料からなる遮光膜（周辺見切り）５３が矩形枠状に形成されている。シール材５２の外側の周辺回路領域には、データ線駆動回路２０１と実装端子２０２とがアクティブマトリクス基板１の一辺に沿って配設されており、この一辺と隣接する２辺に沿ってそれぞれ走査線駆動回路１０４，１０４が設けられている。アクティブマトリクス基板１の残る一辺には、前記走査線駆動回路１０４，１０４間を接続する複数の配線１０５が形成されている。また、対向基板５０の角部には、アクティブマトリクス基板１と対向基板５０との間で電気的導通をとるための複数の基板間導通材１０６が配設されている。
【００６６】
なお、実際には、アクティブマトリクス基板１の内側表面（画素電極の表面など）に、液晶の初期配向状態を制御するための配向膜が形成されており、外側表面に、液晶層に入射する光の偏光状態を制御するための位相差板や偏光板が設けられている。さらに、アクティブマトリクス基板１の外側（パネル背面側）には、透過型ないし半透過反射型の液晶表示装置の場合の照明手段として用いられるバックライトが設けられている。
【００６７】
また、対向基板５０の内側（アクティブマトリクス基板１の対向面）に、着色部を配列形成してなるカラーフィルタ層と、平面ベタ状の透光性導電膜からなる対向電極とを積層した構成を備えている。また、対向基板５０の内側表面（対向電極の表面など）に、配向膜が形成されており、外側表面には、必要に応じて位相差板や偏光板が配設される。
【００６８】
また、アクティブマトリクス基板１と対向基板５０との間に封止された液晶層は、主として液晶分子で構成されている。この液晶層を構成する液晶分子としては、ネマチック液晶、スメクチック液晶など配向し得るものであればいかなる液晶分子を用いても構わないが、ＴＮ型液晶パネルの場合、ネマチック液晶を形成させるものが好ましく、例えば、フェニルシクロヘキサン誘導体液晶、ビフェニル誘導体液晶、ビフェニルシクロヘキサン誘導体液晶、テルフェニル誘導体液晶、フェニルエーテル誘導体液晶、フェニルエステル誘導体液晶、ビシクロヘキサン誘導体液晶、アゾメチン誘導体液晶、アゾキシ誘導体液晶、ピリミジン誘導体液晶、ジオキサン誘導体液晶、キュバン誘導体液晶等が挙げられる。
【００６９】
以上の構成を備えた液晶表示装置１００では、バックライトから入射した光を、電圧印加により配向状態を制御された液晶層で変調することで、任意の階調表示を行う。また各画素毎に３原色（Ｒ，Ｇ，Ｂ）の色光を混色して任意のカラー表示を行うことができる。
【００７０】
また、この液晶表示装置１００では、ゲート電極、画素電極、容量線、ソース線、及びゲート線がそれぞれ、基板の表面に最も近い第１層（ファーストレイヤー）において基板上の同一面上に配されているなど、アクティブマトリクス基板１が特徴的な構成を有していることから、製造プロセスの簡素化や材料使用量の低減化を図ることが可能である。
【００７１】
（アクティブマトリクス基板の製造方法、液滴吐出法）
次に、上記のアクティブマトリクス基板１の製造方法の一例、及び液相法の一例として液滴吐出法について図を参照して説明する。
【００７２】
（液滴吐出装置）
まず、本製造方法の複数の工程で用いられる液滴吐出装置について説明する。本製造方法では、液滴吐出装置に備えられた液滴吐出ヘッドのノズルから導電性微粒子を含むインク（液体材料）を液滴状に吐出し、アクティブマトリクス基板を構成する各導電部材や電極を形成する（液滴吐出法）ものとしている。本例で用いる液滴吐出装置としては、図５に示した構成のものを採用することができる。
【００７３】
図５（ａ）は、本例で用いる液滴吐出装置ＩＪの概略構成を示す斜視図である。
液滴吐出装置ＩＪは、液滴吐出ヘッド３０１と、Ｘ軸方向駆動軸３０４と、Ｙ軸方向ガイド軸３０５と、制御装置ＣＯＮＴと、ステージ３０７と、クリーニング機構３０８と、基台３０９と、ヒータ３１５とを備えている。
ステージ３０７は、この液滴吐出装置ＩＪによりインク（液体材料）を設けられる基板Ｐを支持するものであって、基板Ｐを基準位置に固定する不図示の固定機構を備えている。
【００７４】
液滴吐出ヘッド３０１は、複数の吐出ノズルを備えたマルチノズルタイプの液滴吐出ヘッドであり、長手方向とＹ軸方向とを一致させている。複数の吐出ノズルは、液滴吐出ヘッド３０１の下面にＹ軸方向に並んで一定間隔で設けられている。液滴吐出ヘッド３０１の吐出ノズルからは、ステージ３０７に支持されている基板Ｐに対して、上述した導電性微粒子を含むインクが吐出される。
【００７５】
Ｘ軸方向駆動軸３０４には、Ｘ軸方向駆動モータ３０２が接続されている。Ｘ軸方向駆動モータ３０２はステッピングモータ等であり、制御装置ＣＯＮＴからＸ軸方向の駆動信号が供給されると、Ｘ軸方向駆動軸３０４を回転させる。Ｘ軸方向駆動軸３０４が回転すると、液滴吐出ヘッド３０１はＸ軸方向に移動する。
Ｙ軸方向ガイド軸３０５は、基台３０９に対して動かないように固定されている。ステージ３０７は、Ｙ軸方向駆動モータ３０３を備えている。Ｙ軸方向駆動モータ３０３はステッピングモータ等であり、制御装置ＣＯＮＴからＹ軸方向の駆動信号が供給されると、ステージ３０７をＹ軸方向に移動する。
【００７６】
制御装置ＣＯＮＴは、液滴吐出ヘッド３０１に液滴の吐出制御用の電圧を供給する。また、Ｘ軸方向駆動モータ３０２に液滴吐出ヘッド３０１のＸ軸方向の移動を制御する駆動パルス信号を、Ｙ軸方向駆動モータ３０３にステージ３０７のＹ軸方向の移動を制御する駆動パルス信号を供給する。
クリーニング機構３０８は、液滴吐出ヘッド３０１をクリーニングするものである。クリーニング機構３０８には、図示しないＹ軸方向の駆動モータが備えられている。このＹ軸方向の駆動モータの駆動により、クリーニング機構は、Ｙ軸方向ガイド軸３０５に沿って移動する。クリーニング機構３０８の移動も制御装置ＣＯＮＴにより制御される。
ヒータ３１５は、ここではランプアニールにより基板Ｐを熱処理する手段であり、基板Ｐ上に塗布された液体材料に含まれる溶媒の蒸発及び乾燥を行う。このヒータ３１５の電源の投入及び遮断も制御装置ＣＯＮＴにより制御される。
【００７７】
液滴吐出装置ＩＪは、液滴吐出ヘッド３０１と基板Ｐを支持するステージ３０７とを相対的に走査しつつ基板Ｐに対して液滴を吐出する。ここで、以下の説明において、Ｘ軸方向を走査方向、Ｘ軸方向と直交するＹ軸方向を非走査方向とする。したがって、液滴吐出ヘッド３０１の吐出ノズルは、非走査方向であるＹ軸方向に一定間隔で並んで設けられている。なお、図５（ａ）では、液滴吐出ヘッド３０１は、基板Ｐの進行方向に対し直角に配置されているが、液滴吐出ヘッド３０１の角度を調整し、基板Ｐの進行方向に対して交差させるようにしてもよい。このようにすれば、液滴吐出ヘッド３０１の角度を調整することで、ノズル間のピッチを調節することができる。また、基板Ｐとノズル面との距離を任意に調節できるようにしてもよい。
【００７８】
図５（ｂ）は、ピエゾ方式による液体材料の吐出原理を説明するための液滴吐出ヘッドの概略構成図である。
図５（ｂ）において、液体材料（インク；機能液）を収容する液体室３２１に隣接してピエゾ素子３２２が設置されている。液体室３２１には、液体材料を収容する材料タンクを含む液体材料供給系３２３を介して液体材料が供給される。ピエゾ素子３２２は駆動回路３２４に接続されており、この駆動回路３２４を介してピエゾ素子３２２に電圧を印加し、ピエゾ素子３２２を変形させて液体室３２１を弾性変形させる。そして、この弾性変形時の内容積の変化によってノズル３２５から液体材料が吐出されるようになっている。この場合、印加電圧の値を変化させることにより、ピエゾ素子３２２の歪み量を制御することができる。また、印加電圧の周波数を変化させることにより、ピエゾ素子３２２の歪み速度を制御することができる。ピエゾ方式による液滴吐出は材料に熱を加えないため、材料の組成に影響を与えにくいという利点を有する。
【００７９】
（インク（液体材料））
ここで、本例に係る製造方法で用いられる、液滴吐出ヘッド３０１からの吐出に好適なインク（液体材料）について説明する。
本例で用いる導電部材形成用のインク（液体材料）は、導電性微粒子を分散媒に分散させた分散液、若しくはその前駆体からなるものである。導電性微粒子として、例えば金、銀、銅、パラジウム、ニオブ及びニッケル等を含有する金属微粒子の他、これらの前駆体、合金、酸化物、並びに導電性ポリマーやインジウム錫酸化物等の微粒子などが用いられる。これらの導電性微粒子は、分散性を向上させるために表面に有機物などをコーティングして使うこともできる。導電性微粒子の粒径は１ｎｍ〜０．１μｍ程度であることが好ましい。０．１μｍより大きいと、後述する液滴吐出ヘッド３０１のノズルに目詰まりが生じるおそれがあるだけでなく、得られる膜の緻密性が悪化する可能性がある。また、１ｎｍより小さいと、導電性微粒子に対するコーティング剤の体積比が大きくなり、得られる膜中の有機物の割合が過多となる。
【００８０】
分散媒としては、上記の導電性微粒子を分散できるもので、凝集を起こさないものであれば特に限定されない。例えば、水の他に、メタノール、エタノール、プロパノール、ブタノールなどのアルコール類、ｎ−ヘプタン、ｎ−オクタン、デカン、ドデカン、テトラデカン、トルエン、キシレン、シメン、デュレン、インデン、ジペンテン、テトラヒドロナフタレン、デカヒドロナフタレン、シクロヘキシルベンゼンなどの炭化水素系化合物、またエチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、１，２−ジメトキシエタン、ビス（２−メトキシエチル）エーテル、ｐ−ジオキサンなどのエーテル系化合物、さらにプロピレンカーボネート、γ−ブチロラクトン、Ｎ−メチル−２−ピロリドン、ジメチルホルムアミド、ジメチルスルホキシド、シクロヘキサノンなどの極性化合物を例示できる。これらのうち、微粒子の分散性と分散液の安定性、また液滴吐出法（インクジェット法）への適用の容易さの点で、水、アルコール類、炭化水素系化合物、エーテル系化合物が好ましく、より好ましい分散媒としては、水、炭化水素系化合物を挙げることができる。
【００８１】
上記導電性微粒子の分散液の表面張力は０．０２Ｎ／ｍ〜０．０７Ｎ／ｍの範囲内であることが好ましい。インクジェット法にて液体を吐出する際、表面張力が０．０２Ｎ／ｍ未満であると、インク組成物のノズル面に対する濡れ性が増大するため飛行曲りが生じやすくなり、０．０７Ｎ／ｍを超えるとノズル先端でのメニスカスの形状が安定しないため吐出量や、吐出タイミングの制御が困難になる。表面張力を調整するため、上記分散液には、基板との接触角を大きく低下させない範囲で、フッ素系、シリコーン系、ノニオン系などの表面張力調節剤を微量添加するとよい。ノニオン系表面張力調節剤は、液体の基板への濡れ性を向上させ、膜のレベリング性を改良し、膜の微細な凹凸の発生などの防止に役立つものである。上記表面張力調節剤は、必要に応じて、アルコール、エーテル、エステル、ケトン等の有機化合物を含んでもよい。
【００８２】
上記分散液の粘度は１ｍＰａ・ｓ〜５０ｍＰａ・ｓであることが好ましい。インクジェット法を用いて液体材料を液滴として吐出する際、粘度が１ｍＰａ・ｓより小さい場合にはノズル周辺部がインクの流出により汚染されやすく、また粘度が５０ｍＰａ・ｓより大きい場合は、ノズル孔での目詰まり頻度が高くなり円滑な液滴の吐出が困難となるだけでなく、液滴の吐出量が減少する。
【００８３】
（アクティブマトリクス基板の製造方法）
以下、図６から図１５を参照してアクティブマトリクス基板１の製造方法について説明する。図６から図１５は、アクティブマトリクス基板１の製造方法の一例を示す説明図であり、それぞれ平面図及び断面図を含む。
【００８４】
（第１層バンク形成工程）
まず、図６に示すように、基体となる基板Ｐを用意し、その一面側にバンク４０を形成する。
基板Ｐとしては、ガラス、石英ガラス、Ｓｉウエハ、プラスチックフィルム、金属板など各種の材料を用いることができる。また、これら各種の素材基板の表面に半導体膜、金属膜、誘電体膜、有機膜などが下地層として形成されたものも含む。
バンク４０は、基板面を平面的に区画する仕切部材であり、このバンクの形成にはフォトリソグラフィ法や印刷法等、任意の方法を用いることができる。例えば、フォトリソグラフィ法を使用する場合は、スピンコート、スプレーコート、ロールコート、ダイコート、ディップコート等所定の方法で、基板Ｐ上に形成するバンクの高さに合わせてアクリル樹脂等の有機系感光性材料を塗布して感光性材料層を形成する。そして、形成したいバンク形状に合わせて感光性材料層に対して紫外線を照射することで、所定の開口部４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅを備えたバンク４０を形成する。バンク４０の材料としては、例えば、アクリル樹脂、ポリイミド樹脂、オレフィン樹脂、メラミン樹脂などの高分子材料が用いられる。バンク４０は、ポリシラザンを含む液体材料等を用いて形成した無機物の構造体であってもよい。
【００８５】
バンク４０の開口部４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅは、ゲート電極、画素電極、容量線、ソース線、及びゲート線にそれぞれ対応している。
具体的には、図示左右方向に延びて形成された開口部４０ｃ，４０ｅがゲート線、容量線の形成位置に対応している。その開口部４０ｃ，４０ｅと交差するように図示上下方向に延びて形成された開口部４０ｄがソース線の形成位置に対応する。ソース線用開口部４０ｄは、容量線用開口部４０ｃ及びゲート線用開口部４０ｅと一体化しないように、交差位置において分断されている。ソース線用開口部４０ｄとゲート線用開口部４０ｅとの交差位置において、ゲート線用開口部４０ｅから分岐しかつ図示上下方向に延びて形成された開口部４０ａがゲート電極の形成位置に対応する。そして、ソース線用開口部４０ｄ、ゲート線用開口部４０ｅ、及び容量線用開口部４０ｃによる格子パターンに囲われた開口部４０ｂが画素電極に対応する。
【００８６】
上記開口部４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ内への材料インクの配置性向上のためにバンク４０に対して撥液化処理が必要に応じて行われる。
撥液化処理としては、例えば大気雰囲気中でテトラフルオロメタンを処理ガスとするプラズマ処理法（ＣＦ４プラズマ処理法）を採用することができる。ＣＦ４プラズマ処理の条件は、例えばプラズマパワーが５０ｋＷ〜１０００ｋＷ、４フッ化メタンガス流量が５０ｍｌ／ｍｉｎ〜１００ｍｌ／ｍｉｎ、プラズマ放電電極に対する基板搬送速度が０．５ｍｍ／ｓｅｃ〜１０２０ｍｍ／ｓｅｃ、基板温度が７０℃〜９０℃である。なお、処理ガスとしては、テトラフルオロメタン（四フッ化炭素）に限らず、他のフルオロカーボン系のガスを用いることもできる。
このような撥液化処理を行うことにより、バンク４０には、これを構成する樹脂中にフッ素基が導入され、高い撥液性が付与される。
【００８７】
また、上記撥液化処理に先立って、開口部４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅの底面に露出された基板Ｐの表面を清浄化する目的で、Ｏ２プラズマを用いたアッシング処理やＵＶ（紫外線）照射処理が必要に応じて行われる。この処理を行うことで、基板Ｐ表面のバンクの残渣を除去することができ、撥液化処理後のバンク４０の接触角と当該基板表面の接触角との差を大きくすることができ、後段の工程でバンク４０の開口部内に配される液滴を正確に開口部の内側に閉じ込めることができる。また、バンク４０がアクリル樹脂やポリイミド樹脂からなるものである場合、ＣＦ４プラズマ処理に先立ってバンク４０をＯ２プラズマに曝しておくと、よりフッ素化（撥液化）されやすくなるという性質があるので、バンク４０をこれらの樹脂材料で形成している場合には、ＣＦ４プラズマ処理に先立ってＯ２アッシング処理を施すことが好ましい。
【００８８】
上記Ｏ２アッシング処理は、具体的には、基板Ｐに対しプラズマ放電電極からプラズマ状態の酸素を照射することで行う。処理条件としては、例えばプラズマパワーが５０Ｗ〜１０００Ｗ、酸素ガス流量が５０ｍｌ／ｍｉｎ〜１００ｍｌ／ｍｉｎ、プラズマ放電電極に対する基板Ｐの板搬送速度が０．５１０ｍｍ／ｓｅｃ〜１０ｍｍ／ｓｅｃ、基板温度が７０℃〜９０℃である。
【００８９】
なお、バンク４０に対する撥液化処理（ＣＦ４プラズマ処理）により、先に行われた残渣処理により親液化された基板Ｐ表面に対し多少は影響があるものの、特に基板Ｐがガラス等からなる場合には、撥液化処理によるフッ素基の導入が起こりにくいため、基板Ｐの親液性、すなわち濡れ性が実質上損なわれることはない。また、バンク４０については、撥液性を有する材料（例えばフッ素基を有する樹脂材料）によって形成することにより、その撥液処理を省略するようにしてもよい。
【００９０】
（ゲート電極・ソース線・ゲート線形成工程）
次に、図７に示すように、基板Ｐ上に、ゲート電極１６、ソース線３０、及びゲート線３１を形成する。
ゲート電極１６の形成工程と、ソース線３０の形成工程と、ゲート線３１の形成工程とは、材料配置工程、及び材料膜の熱処理の工程を同じタイミングで行う。
【００９１】
具体的には、まず、バンク４０に設けた開口部４０ａ，４０ｄ，４０ｅのそれぞれに対して、先の液滴吐出装置ＩＪの液滴吐出ヘッド３０１（図５参照）からゲート電極１６、ソース線３０、及びゲート線３１の材料インクを滴下する。本例では、ゲート電極１６、ソース線３０、及びゲート線３１について互いに同じ形成材料を用い、またそれぞれ２層構造の積層体に形成する。例えば、下層（基体層）には、導電性微粒子としてのＡｇ（銀）と、溶媒（分散媒）としてのジエチレングリコールジエチルエールとを含む材料インクを用いる。基体層の材料インクの滴下時において、バンク４０の表面に撥液性が付与されかつ開口部の底面部の基板表面に親液性が付与されていると、吐出された液滴の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。
【００９２】
この基体層の材料配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、特に限定されないが、赤外線ランプ、キセノンランプ、ＹＡＧレーザ、アルゴンレーザ、炭酸ガスレーザ、ＸｅＦ、ＸｅＣｌ、ＸｅＢｒ、ＫｒＦ、ＫｒＣｌ、ＡｒＦ、ＡｒＣｌなどのエキシマレーザなどを光源として使用することができる。これらの光源は一般には、出力１０Ｗ〜５０００Ｗの範囲のものが用いられるが、本例では１００Ｗ〜１０００Ｗの範囲で十分である。
【００９３】
ゲート電極１６、ソース線３０、及びゲート線３１の上層（被覆層）には、例えば、導電性微粒子としてのＮｉ（ニッケル）と、溶媒（分散媒）としての水およびジエタノールアミンとを含む材料インクを用いる。
また、被覆層の材料インクの滴下時においても、バンク４０の表面に撥液性が付与されていると、吐出された液滴の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。ただし、開口部４０ａ，４０ｄ，４０ｅの内部に先に形成されている基体層の表面は、本工程で滴下する材料インクに対して高い親和性を有しているとは限らないため、被覆層のインクの滴下に先立って、基体層上にインクの濡れ性を改善するための中間層を形成してもよい。この中間層は、被覆層のインクを構成する分散媒の種類に応じて適宜選択されるが、インクが水系の分散媒を用いている場合には、例えば酸化チタンからなる中間層を形成しておけば、中間層表面で極めて良好な濡れ性が得られる。
【００９４】
被覆層の材料配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、先の基体層と同様である。また加熱時の出力も同様に１００Ｗ〜１０００Ｗの範囲とすることができる。
【００９５】
続いて、基体層及び被覆層の乾燥膜に対して焼成処理（熱処理及び／又は光処理）を行う。
この焼成処理は、微粒子間の電気的接触の向上、分散媒の完全除去、また、液中での分散性を向上させるために有機物などのコーティング剤が導電性微粒子の表面にコーティングされている場合にはそのコーティング剤の除去、などを目的とするものである。
この熱処理及び／又は光処理は通常大気中で行われるが、必要に応じて、窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行うこともできる。熱処理及び／又は光処理の処理温度は、分散媒の沸点（蒸気圧）、雰囲気ガスの種類や圧力、微粒子の分散性や酸化性等の熱的挙動、コーティング剤の有無や量、基材の耐熱温度などを考慮して適宜決定される。なお、この段階で、基板Ｐ上に半導体層は設けられていないので、バンク４０の耐熱温度の範囲内で焼成温度を高めることができ、例えば２５０℃以上、あるいは３００℃程度の焼成温度とすることで良好な導電性を具備した金属配線を形成することが可能である。
【００９６】
そして、上記の焼成処理により、基体層及び被覆層の乾燥膜における微粒子間の電気的接触が確保されて導電性膜に変換される。その結果、バンク４０の開口部４０ａ，４０ｄ，４０ｅにそれぞれ２層構造のゲート電極１６、ソース線３０、及びゲート線３１が形成される。
なお、本例では、Ａｇからなる下層（基体層）と、Ｎｉからなる上層（被覆層）とを形成し、これら基体層と被覆層との積層体によりゲート電極１６、ソース線３０、及びゲート線３１を形成しているが、基体層はＡｇ以外の金属、例えばＣｕやＡｌ、あるいはこれらの金属を主成分とする合金であっても構わない。また、被覆層は、Ｎｉ以外のＴｉやＷ、Ｍｎ、あるいはこれらの金属を主成分とする合金であっても構わない。また、その構造は２層に限らない。さらに、積層される膜ごとに焼成処理を行ってもよい。
【００９７】
（画素電極・容量線形成工程）
次に、図７に示すように、基板Ｐ上に、画素電極２０、及び容量線２７を形成する。
画素電極２０の形成工程と、容量線２７の形成工程とは、材料配置工程、及び材料膜の熱処理の工程を同じタイミングで行う。
【００９８】
具体的には、まず、バンク４０に設けた開口部４０ｂ，４０ｃのそれぞれに対して、先の液滴吐出装置ＩＪの液滴吐出ヘッド３０１（図５参照）から画素電極２０、及び容量線２７の材料インクを滴下する。本例では、画素電極２０、及び容量線２７について互いに同じ形成材料を用い、例えば、ＩＴＯ、ＩＺＯ、ＦＴＯ等の透光性導電材料の微粒子を溶媒（分散媒）に分散させた材料インクを用いる。この他、ＩＴＯ微粒子とシリコン有機化合物とを含む液体材料や、ＩＴＯ微粒子とインジウム有機化合物と錫有機化合物とを含む液体材料を用いてもよい。これらの液体材料を用いることで、ＩＴＯ微粒子同士が前記金属有機化合物から生成したＳｉＯ２やＩＴＯのマトリクスで強固に接着された構造の透光性導電膜を形成することができ、焼成温度が比較的低温であってもＩＴＯ微粒子が緻密に配置され、微粒子間で良好な導電性が得られる透光性導電膜を形成することができる。材料インクの滴下時において、バンク４０の表面に撥液性が付与されかつ開口部の底面部の基板表面に親液性が付与されていると、吐出された液滴の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。
【００９９】
画素電極２０及び容量線２７の材料配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、特に限定されないが、赤外線ランプ、キセノンランプ、ＹＡＧレーザ、アルゴンレーザ、炭酸ガスレーザ、ＸｅＦ、ＸｅＣｌ、ＸｅＢｒ、ＫｒＦ、ＫｒＣｌ、ＡｒＦ、ＡｒＣｌなどのエキシマレーザなどを光源として使用することができる。これらの光源は一般には、出力１０Ｗ〜５０００Ｗの範囲のものが用いられるが、本例では１００Ｗ〜１０００Ｗの範囲で十分である。
【０１００】
続いて、画素電極２０及び容量線２７の各材料の乾燥膜に対して焼成処理（熱処理及び／又は光処理）を行う。
この焼成処理は、微粒子間の電気的接触の向上、分散媒の完全除去、また、液中での分散性を向上させるために有機物などのコーティング剤が導電性微粒子の表面にコーティングされている場合にはそのコーティング剤の除去、などを目的とするものである。
この熱処理及び／又は光処理は通常大気中で行われるが、必要に応じて、窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行うこともできる。熱処理及び／又は光処理の処理温度は、分散媒の沸点（蒸気圧）、雰囲気ガスの種類や圧力、微粒子の分散性や酸化性等の熱的挙動、コーティング剤の有無や量、基材の耐熱温度などを考慮して適宜決定される。なお、この段階で、基板Ｐ上に半導体層は設けられていないので、バンク４０の耐熱温度の範囲内で焼成温度を高めることができ、例えば２５０℃以上、あるいは３００℃程度の焼成温度とすることで良好な導電性を具備した透光性導電膜を形成することが可能である。
【０１０１】
そして、上記の焼成処理により、画素電極２０及び容量線２７の各材料の乾燥膜における微粒子間の電気的接触が確保されて透光性の導電性膜に変換される。その結果、バンク４０の開口部４０ｂ，４０ｃにそれぞれ画素電極２０及び容量線２７が形成される。
なお、ゲート電極１６、ソース線３０、及びゲート線３１の熱処理工程と、画素電極２０及び容量線２７の熱処理工程とを同じタイミングで行うことも可能である。あるいは、上記の熱処理工程と後述する容量部２５の補助電極２６（図９参照）の熱処理工程とを同じタイミングで行うことも可能である。また、画素電極２０及び容量線２７の形成は、ゲート電極１６、ソース線３０、及びゲート線３１の形成前でもよい。
【０１０２】
（容量部絶縁膜形成工程）
次に、図８に示すように、容量線２７上に、容量部２５の構成要素である絶縁膜２８を形成する。
具体的には、バンク４０の開口部４０ｃにおける容量線２７上に、上記絶縁膜２８の形成材料を配置し、これを硬化する。容量部２５の絶縁膜２８の形成材料としては、絶縁性を有しかつ硬化後に透光性を有するものが好ましく、例えば、ポリシラザン（Ｓｉ−Ｎ結合を有する高分子の総称である）の他に、アクリル、ポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂等を用いることができる。
ここで、ポリシラザンのひとつは、［ＳｉＨ2ＮＨ］ｎ（ｎは正の整数）であり、ポリペルヒドロシラザンと言われる。なお、［ＳｉＨ2ＮＨ］ｎ中のＨがアルキル基（例えばメチル基、エチル基など）で置換されると、有機ポリシラザンとなり、無機ポリシラザンとは区別されることがある。ポリシラザンとキシレンなどの溶媒とを混合した液体材料は、水蒸気または酸素を含む雰囲気で熱処理することにより、酸化シリコンに転化する。ポリシラザンはクラック耐性が高く、また耐酸素プラズマ性があり、単層でもある程度厚い絶縁膜として使用可能である。液体材料の配置は、例えば、液滴吐出法、ディスペンサ法等を用いる。液体材料の配置時において、バンク４０の表面に撥液性が付与されていると、液体材料の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。
【０１０３】
続いて、この材料膜に対して焼成処理（熱処理及び／又は光処理）を行う。
例えば、ポリシラザンとキシレンとを含む材料膜を、水蒸気雰囲気で温度１００〜３５０℃、１０〜６０分間熱処理することにより、シリコン酸化膜が形成される。また、この熱処理の後に、４００〜５００℃、３０〜６０分の熱処理を行うか、あるいは、レーザアニール、またはランプアニールなどの高温短時間の熱処理により、絶縁膜の緻密化が図られる。
【０１０４】
（容量部補助電極形成工程）
次に、図９に示すように、容量線２７上に積層された絶縁膜２８上に、容量部２５の構成要素である補助電極２６を形成する。
具体的には、画素電極２０の一部と絶縁膜２８とバンク４０の一部とを覆うように上記補助電極２６の形成材料を配置し、これを硬化する。補助電極２６の形成材料としては、画素電極２０と同じ材料を用いるのが好ましく、例えば、ＩＴＯ、ＩＺＯ、ＦＴＯ等の透光性導電材料の微粒子を溶媒（分散媒）に分散させた材料インクを用いる。この他、ＩＴＯ微粒子とシリコン有機化合物とを含む液体材料や、ＩＴＯ微粒子とインジウム有機化合物と錫有機化合物とを含む液体材料を用いてもよい。これらの液体材料を用いることで、ＩＴＯ微粒子同士が前記金属有機化合物から生成したＳｉＯ２やＩＴＯのマトリクスで強固に接着された構造の透光性導電膜を形成することができ、焼成温度が比較的低温であってもＩＴＯ微粒子が緻密に配置され、微粒子間で良好な導電性が得られる透光性導電膜を形成することができる。
【０１０５】
補助電極２６の材料配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。この乾燥処理は、画素電極２０に対するものと同様であり、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、特に限定されないが、赤外線ランプ、キセノンランプ、ＹＡＧレーザ、アルゴンレーザ、炭酸ガスレーザ、ＸｅＦ、ＸｅＣｌ、ＸｅＢｒ、ＫｒＦ、ＫｒＣｌ、ＡｒＦ、ＡｒＣｌなどのエキシマレーザなどを光源として使用することができる。これらの光源は一般には、出力１０Ｗ〜５０００Ｗの範囲のものが用いられるが、本例では１００Ｗ〜１０００Ｗの範囲で十分である。
【０１０６】
続いて、補助電極２６の材料の乾燥膜に対して焼成処理（熱処理及び／又は光処理）を行う。
この焼成処理は、画素電極２０に対するものと同様であり、通常大気中で行われるが、必要に応じて、窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行うこともできる。熱処理及び／又は光処理の処理温度は、分散媒の沸点（蒸気圧）、雰囲気ガスの種類や圧力、微粒子の分散性や酸化性等の熱的挙動、コーティング剤の有無や量、基材の耐熱温度などを考慮して適宜決定される。なお、この段階で、基板Ｐ上に半導体層は設けられていないので、バンク４０の耐熱温度の範囲内で焼成温度を高めることができ、例えば２５０℃以上、あるいは３００℃程度の焼成温度とすることで良好な導電性を具備した透光性導電膜を形成することが可能である。
【０１０７】
そして、上記の焼成処理により、補助電極２６の材料の乾燥膜における微粒子間の電気的接触が確保されて透光性の導電性膜に変換される。その結果、画素電極２０の一部と絶縁膜２８とバンク４０の一部とを覆うように、絶縁膜２８を間に挟んで容量線２７と対向配置されかつ画素電極２０に電気的に接続された補助電極２６が形成される。
なお、前述したように、ゲート電極１６、ソース線３０、及びゲート線３１の熱処理工程と、画素電極２０及び容量線２７の熱処理工程と、この補助電極２６の熱処理工程とを同じタイミングで行うことも可能である。また、画素電極２０、容量線２７、及びこの補助電極２６を形成した後に、ゲート電極１６、ソース線３０、及びゲート線３１を形成してもよい。
【０１０８】
（ゲート絶縁膜・半導体層形成工程）
次に、図１０、図１１、及び図１２に示すように、ゲート電極１６上に、ゲート絶縁膜１７、アモルファスシリコン層１２、及びＮ＋ シリコン層１３を積層形成する。
ゲート絶縁膜１７、アモルファスシリコン層１２、及びＮ＋ シリコン層１３は、例えばプラズマＣＶＤ法により全面成膜した後、フォトリソグラフィ法により適宜パターニングすることで形成することができる。すなわち、図１０に示すように、ゲート絶縁膜１７、アモルファスシリコン層１２、及びＮ＋ シリコン層１３の各材料膜を基板Ｐ上に全面成膜した後、図１１に示すように、その膜上にパターニング用のレジスト膜４５を選択的に形成し、その後に図１２に示すように、レジスト膜４５をマスクとしてエッチングすることにより所望のパターン形状を有するゲート絶縁膜１７、アモルファスシリコン層１２、及びＮ＋ シリコン層１３の積層体を得る。図１１に示すように、レジスト膜４５に対する露光処理は、２重露光を行うのが好ましい。すなわち、パターニングに際して、Ｎ＋ シリコン層の表面に、略凹形のレジスト膜４５を選択配置し、係るレジスト膜４５をマスクにしてエッチングを行う。このようなパターニング法により、図１２に示すように、ゲート電極１６と平面的に重なる領域にてＮ＋ シリコン層１３が選択的に除去されて２つの領域に分割され、これらのＮ＋ シリコン層１３が、それぞれソースコンタクト領域及びドレインコンタクト領域を形成する。
【０１０９】
ゲート絶縁膜１７の原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ２Ｈ５）４）と酸素、ジシランとアンモニア等が好適で、形成するゲート絶縁膜１７の膜厚は例えば１５０ｎｍ〜４００ｎｍ程度である。また、アモルファスシリコン層１２の原料ガスとしては、ジシランやモノシランが好適である。続くＮ＋ シリコン層１３の成膜工程では、上記アモルファスシリコン層１２の形成で用いた成膜装置に、Ｎ＋ シリコン層形成用の原料ガスを導入して成膜を行うことができる。形成するアモルファスシリコン層１２の膜厚は例えば１５０ｎｍ〜２５０ｎｍ程度である。形成するＮ＋ シリコン層１３の膜厚は例えば５０ｎｍ〜１００ｎｍ程度である。
【０１１０】
（保護膜形成工程）
次に、図１３に示すように、必要に応じて、半導体層１１（アモルファスシリコン層１２、Ｎ＋ シリコン層１３）を保護するための保護膜３９を形成する。この保護膜３９は、この後に形成するバンク４１（図１４参照）を通過した金属（例えば、アルカリ金属（可動イオン））が半導体層１１に侵入するのを防止するなどの機能を有する。バンク４１（図１４参照）が同様の機能を有している場合には保護膜３９の形成工程を省略してもよい。保護膜３９としては、窒化珪素、酸化窒化珪素、あるいは窒化チタン、窒化タンタル等が用いられる。この保護膜３９の形成方法は、材料に応じて適宜選択され、例えばＣＶＤ法、コート法、スパッタ法、蒸着法等が用いられる。
【０１１１】
（上層バンク形成工程）
次に、図１４に示すように、バンクを含む第１層Ｌ１の上層に、バンク４１を形成する。
バンク４１は、後述するソース電極１８、ドレイン電極１９、補助導電膜３５，３６（図２、図１５参照）、及び画素電極２０の形成領域を区画する仕切部材であり、このバンク４１の形成にはフォトリソグラフィ法や印刷法等、任意の方法を用いることができる。例えば、フォトリソグラフィ法を使用する場合は、第１層Ｌ１のバンク４０と同様に、スピンコート、スプレーコート、ロールコート、ダイコート、ディップコート等所定の方法で、基板Ｐ上に形成するバンクの高さに合わせてアクリル樹脂等の有機系感光性材料を塗布して感光性材料層を形成する。そして、形成したいバンク形状に合わせて感光性材料層に対して紫外線を照射することで、所定の開口部４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅを備えたバンク４１を形成する。バンク４１の材料としては、例えば、アクリル樹脂、ポリイミド樹脂、オレフィン樹脂、メラミン樹脂などの高分子材料が用いられる。バンク４１は、ポリシラザンを含む液体材料等を用いて形成した無機物の構造体であってもよい。
【０１１２】
バンク４１の開口部４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅは、ソース電極、ドレイン電極、補助導電膜、及び画素電極２０にそれぞれ対応している。
具体的には、第１層Ｌ１におけるソース線３０の一部と半導体層１１のソース領域とを含む領域を開口する開口部４１ａがソース電極の形成位置に対応しており、第１層Ｌ１における画素電極２０の一部と半導体層１１のドレイン領域とを含む領域を開口する開口部４１ｂがドレイン電極に対応している。ソース線３０とゲート線３１との交差位置において分割された両ソース線３０の各一部を開口する開口部４１ｃと、ソース線３０と容量線２７との交差位置において分割された両ソース線３０の各一部を開口する開口部４１ｄとがそれぞれ補助導電膜に対応している。そして、ソース線３０とゲート線３１とによる格子パターンに囲われた開口部４１ｄが容量部２５を含む画素電極２０に対応する。
なお、開口部４１ａ，４１ｂ，４１ｃ，４１ｄには、後述するように、ソース電極、ドレイン電極、補助導電膜の各材料インクが配置される。
【０１１３】
なお、上記バンク４１の形成後、上記開口部４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅの底面に保護膜３９が形成されている場合は、これをエッチングにより除去する。また、開口部４１ａ，４１ｃ，４１ｄにおいて、ソース線３０の上層（被覆層）の露出部分をエッチングにより除去し、下層（基体層）を露出させる。
【０１１４】
また、バンク４０と同様に、上記開口部４１ａ，４１ｂ，４１ｃ，４１ｄ内への材料インクの配置性向上のためにバンク４１に対して、撥液化処理が必要に応じて行われる。
すなわち、撥液化処理としては、例えば大気雰囲気中でテトラフルオロメタンを処理ガスとするプラズマ処理法（ＣＦ４プラズマ処理法）を採用することができる。なお、処理ガスとしては、テトラフルオロメタン（四フッ化炭素）に限らず、他のフルオロカーボン系のガスを用いることもできる。このような撥液化処理を行うことにより、バンク４１には、これを構成する樹脂中にフッ素基が導入され、高い撥液性が付与される。
また、上記撥液化処理に先立って、開口部４１ａ，４１ｂ，４１ｃ，４１ｄの底面に露出された面を清浄化する目的で、Ｏ２プラズマを用いたアッシング処理やＵＶ（紫外線）照射処理が必要に応じて行われる。この処理を行うことで、その露出面のバンクの残渣を除去することができ、撥液化処理後のバンク４１の接触角と当該露出面の接触角との差を大きくすることができ、後段の工程でバンク４１の開口部内に配される液滴を正確に開口部の内側に閉じ込めることができる。また、バンク４１がアクリル樹脂やポリイミド樹脂からなるものである場合、ＣＦ４プラズマ処理に先立ってバンク４１をＯ２プラズマに曝しておくと、よりフッ素化（撥液化）されやすくなるという性質があるので、バンク４１をこれらの樹脂材料で形成している場合には、ＣＦ４プラズマ処理に先立ってＯ２アッシング処理を施すことが好ましい。
【０１１５】
（ソース電極・ドレイン電極・補助導電膜形成工程）
次に、図１５に示すように、基板Ｐの第１層Ｌ１上に、ソース電極１８、ドレイン電極１９、及び補助導電膜３５，３６を形成する。
ゲート電極１６の形成工程と、ソース線３０の形成工程と、ゲート線３１の形成工程とは、材料配置工程の少なくとも一部と、材料膜の熱処理の工程とを同じタイミングで行う。
【０１１６】
具体的には、まず、バンク４１に設けた開口部４１ａ，４１ｂ，４１ｃ，４１ｄのそれぞれに対して、先の液滴吐出装置ＩＪの液滴吐出ヘッド３０１（図５参照）からソース電極１８、ドレイン電極１９、及び補助導電膜３５，３６の各材料インクを滴下する。本例では、ソース電極１８及びドレイン電極１９をそれぞれ３層構造（下層、中間層、上層）の積層体に形成し、補助導電膜３５，３６をそれぞれ２層構造（下層、上層）の積層体に形成する。また、ソース電極１８及びドレイン電極１９の各中間層（基体層）と補助導電膜３５，３６の各下層（基体層）とについて互いに同じ形成材料を用い、ソース電極１８及びドレイン電極１９の各上層（被覆層）と補助導電膜３５，３６の各上層（被覆層）とについて互いに同じ形成材料を用いる。すなわち、この形成工程では、（１）ソース電極１８及びドレイン電極１９の下層（バリア層）、（２）ソース電極１８及びドレイン電極１９の中間層（基体層）＋補助導電膜３５，３６の下層（基体層）、（３）ソース電極１８及びドレイン電極１９の上層（被覆層）＋補助導電膜３５，３６の上層（被覆層）、の順に、材料膜を積層形成する。
【０１１７】
ソース電極１８及びドレイン電極１９の各バリア層には、導電性微粒子としてのＡｇ（銀）と、溶媒（分散媒）としてのジエチレングリコールジエチルエールとを含む材料インクを用いる。この材料インクの滴下時において、バンク４０の表面に撥液性が付与されていると、吐出された液滴の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。
【０１１８】
ソース電極１８及びドレイン電極１９の被覆層の材料配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、特に限定されないが、赤外線ランプ、キセノンランプ、ＹＡＧレーザ、アルゴンレーザ、炭酸ガスレーザ、ＸｅＦ、ＸｅＣｌ、ＸｅＢｒ、ＫｒＦ、ＫｒＣｌ、ＡｒＦ、ＡｒＣｌなどのエキシマレーザなどを光源として使用することができる。これらの光源は一般には、出力１０Ｗ〜５０００Ｗの範囲のものが用いられるが、本例では１００Ｗ〜１０００Ｗの範囲で十分である。
【０１１９】
ソース電極１８及びドレイン電極１９の各基体層、及び補助導電膜３５，３６の各基体層には、例えば、導電性微粒子としてのＮｉ（ニッケル）と、溶媒（分散媒）としての水およびジエタノールアミンとを含む材料インクを用いる。この材料インクの滴下時において、バンク４０の表面に撥液性が付与されかつ開口部の底面部の基板表面に親液性が付与されていると、吐出された液滴の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。
この材料インクの配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、先と同様である。また加熱時の出力も同様に１００Ｗ〜１０００Ｗの範囲とすることができる。
【０１２０】
ソース電極１８及びドレイン電極１９の各被覆層、及び補助導電膜３５，３６の各被覆層には、導電性微粒子としてのＡｇ（銀）と、溶媒（分散媒）としてのジエチレングリコールジエチルエールとを含む材料インクを用いる。この材料インクの滴下時において、バンク４０の表面に撥液性が付与されていると、吐出された液滴の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。
この材料インクの配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、先と同様である。また加熱時の出力も同様に１００Ｗ〜１０００Ｗの範囲とすることができる。
【０１２１】
続いて、ソース電極１８、ドレイン電極１９、及び補助導電膜３５，３６の各材料の乾燥膜に対して焼成処理（熱処理及び／又は光処理）を行う。
この焼成処理は、微粒子間の電気的接触の向上、分散媒の完全除去、また、液中での分散性を向上させるために有機物などのコーティング剤が導電性微粒子の表面にコーティングされている場合にはそのコーティング剤の除去、などを目的とするものである。
この熱処理及び／又は光処理は通常大気中で行われるが、必要に応じて、窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行うこともできる。熱処理及び／又は光処理の処理温度は、分散媒の沸点（蒸気圧）、雰囲気ガスの種類や圧力、微粒子の分散性や酸化性等の熱的挙動、コーティング剤の有無や量、基材の耐熱温度などを考慮して適宜決定される。
なお、本例では、ソース電極１８及びドレイン電極１９の積層構造を構成する金属材料が、上述した金属材料とされていることで、この焼成工程における熱処理を２５０℃以下で行うことができるようになっている。すなわち、２５０℃以下の加熱であっても良好な導電性を具備した電極部材を形成することができる。これにより、半導体層１１における水素脱離に起因してＴＦＴ１０にＯＮ抵抗の上昇やキャリア移動度の低下が生じるのを良好に防止することができ、その結果、形成されるＴＦＴの動作信頼性の低下が回避される。
【０１２２】
そして、上記の焼成処理により、基体層及び被覆層あるいは中間層の乾燥膜における微粒子間の電気的接触が確保されて導電性膜に変換される。その結果、バンク４１の開口部４１ａにおいて、ソース電極１８が形成されるとともに、そのソース電極１８を介した半導体層１１のソース領域とソース線３０との電気的接続がなされる。また、バンク４１の開口部４１ｂにおいて、ドレイン電極１９が形成されるとともに、そのドレイン電極１９を介した半導体層１１のドレイン領域と画素電極２０との電気的接続がなされる。また、ソース線３０とゲート線３１との交差位置に形成されたバンク４１の開口部４１ｃにおいて、補助導電膜３５が形成されるとともに、その補助導電膜３５を介した分割された両ソース線３０同士の電気的接続がなされる（図２（Ｃ）参照）。また、ソース線３０と容量線２７との交差位置に形成されたバンク４１の開口部４１ｄにおいて、補助導電膜３６が形成されるとともに、その補助導電膜３６を介した分割された両ソース線３０同士の電気的接続がなされる。
【０１２３】
なお、本例では、ソース電極１８及びドレイン電極１９に関して、Ｎｉからなる下層（バリア層）と、Ａｇからなる中間層（基体層）と、Ｎｉからなる上層（被覆層）との３層構造としているが、バリア層は、Ｎｉ以外のＴｉやＷ、Ｍｎ、あるいはこれらの金属を主成分とする合金であってもよく、基体層はＡｇ以外の金属、例えばＣｕやＡｌ、あるいはこれらの金属を主成分とする合金であってもよく、被覆層は、Ｎｉ以外のＴｉやＷ、Ｍｎ、あるいはこれらの金属を主成分とする合金であってもよい。また、その構造は３層に限らない。さらに、積層される膜ごとに焼成処理を行ってもよい。
同様に、補助導電膜３５，３６に関して、Ａｇからなる下層（基体層）と、Ｎｉからなる上層（被覆層）との２層構造としているが、基体層はＡｇ以外の金属、例えばＣｕやＡｌ、あるいはこれらの金属を主成分とする合金であってもよく、被覆層はＮｉ以外のＴｉやＷ、Ｍｎ、あるいはこれらの金属を主成分とする合金であってもよい。また、その構造は２層に限らない。さらに、積層される膜ごとに焼成処理を行ってもよい。
【０１２４】
以上の工程により、画素電極２０とそれに対応したＴＦＴ１０及び容量部２５等が形成されたアクティブマトリクス基板が完成する。
【０１２５】
本例の製造方法によれば、ＴＦＴ１０の半導体層１１の形成前に、半導体層１１の熱的制限の影響を受けることなく、画素電極２０、容量部２５、ゲート電極１６、ソース線３０、並びにゲート線３１の各構成要素を形成することができる。そのため、これら構成要素の形成材料や形成手段の選択の幅が広く、低コスト化を図ることが可能となる。
【０１２６】
特に、本例の製造方法では、液相法（液滴吐出法）を用いて、上記各構成要素の材料配置を行うことから、製造プロセスの簡素化や材料使用量の低減化により、製造コストの低減化を図ることができる。
さらに、構成要素の形成材料や形成手段の選択の幅が広がれば、それらを含む画素構造の性能の向上を図ることも可能である。
【０１２７】
さらに、本例の製造方法では、上記各構成要素の形成に際して、区画部の形成、材料配置、及び材料膜の熱処理などの工程の一部共有化により、製造プロセスの簡素化を図ることができる。
そして、本例の製造方法では、フォトリソグラフィ工程は、第１層Ｌ１のバンク４０を形成する工程と、半導体層１１をパターニングする工程と、第１層Ｌ１の上層のバンク４１を形成する工程との３回であり少ないものとなっている。
【０１２８】
また、本例の製造方法によれば、半導体層１１の形成後の熱処理温度を２５０℃以下としているので、半導体層１１における水素脱離を効果的に防止することができる。これにより、ＯＮ抵抗の上昇やキャリア移動度の低下を防止することができ、動作信頼性に優れたＴＦＴ１０、及び高信頼性のアクティブマトリクス基板を得ることができる。
【０１２９】
なお、上記の例では、液滴（液体材料）を配置するために液滴吐出装置を用いた液滴吐出法を採用しているが、その他の方法として、例えば図１６に示すようなＣａｐコート法を採用することもできる。Ｃａｐコート法は毛細管現象を利用した成膜法で、塗布液１７０にスリット１７１を差し込み、その状態で塗布液面を上昇させるとスリット１７１の上端に液盛１７２が生成される。この液盛１７２に対して基板Ｐを接触させ、所定方向に基板Ｐを平行移動させることにより、塗布液１７０を基板Ｐ面に塗布することができる。
【０１３０】
また、上記の例では、画素電極２０及び容量線２７を液相法（液滴吐出法）を用いて形成しているが、蒸着法（ＣＶＤ法を含む）やスパッタ法などの他の手法を用いて形成してもよく、あるいは、蒸着法（ＣＶＤ法を含む）やスパッタ法と、液相法とを組み合わせて画素電極２０や容量線２７を形成してもよい。
【０１３１】
この場合、例えば、蒸着法（ＣＶＤ法を含む）やスパッタ法などを用いて基板Ｐの全面に透光性の導電膜を形成し、次にその膜をパターニングすることにより所望の形状の画素電極２０や容量線２７を形成し、その後に他の膜（ゲート電極１６、ソース線３０、ゲート線３１など）の材料配置のための区画部（バンク）を基板上に形成するとよい。
本例の製造方法では、基板Ｐ上の第１層に画素電極２０や容量線２７を形成することから、こうした膜形成を容易に実施できる。
【０１３２】
また、上記の例では、液相法における材料配置の仕切り部材（区画部）として基板上にバンクを形成しているが、区画部として配置材料に対して撥液性を示す領域を基板上に形成してもよい。撥液性を示す領域の形成は、例えば基板表面に自己組織化単分子膜を形成する方法やプラズマ処理を施す方法、あるいは撥液性を具備した高分子化合物を基板Ｐ表面に塗布する方法等があげられる。いずれの撥液化処理によっても、基板Ｐの表面に高い撥液性を付与することができる。
【０１３３】
上記の自己組織膜形成法では、有機分子膜などからなる自己組織化膜を形成する。
基板表面を処理するための有機分子膜は、基板に結合可能な官能基と、その反対側に親液基あるいは撥液基といった基板の表面性を改質する（表面エネルギーを制御する）官能基と、これらの官能基を結ぶ炭素の直鎖あるいは一部分岐した炭素鎖を備えており、基板に結合して自己組織化して分子膜、例えば単分子膜を形成する。
【０１３４】
自己組織化単分子膜（ＳＡＭｓ：Self-Assembled Monolayers）は、固体表面へ分子を固定する方法であって高配向・高密度な分子層が形成可能な方法である自己組織化（ＳＡ：Self-Assembly）法によって作製される膜である。自己組織化法は、オングストロームオーダで分子の環境及び幾何学的配置を操作できる。また、自己組織化単分子膜は、有機分子の固定化技術の有力な一手段となり作製法の簡便さと分子と基板間に存在する化学結合のために膜の熱的安定性も高く、オングストロームオーダの分子素子作製のための重要技術である。また、自己組織化単分子膜は、基本的に自己集合プロセスであり、自発的に微細パターンを形成することができる。つまり、自己組織化単分子膜は、超微小電子回路で用いられるような、緻密で高度なパターン形成を簡便に形成することができる。
【０１３５】
上記の高い配向性を有する化合物として、例えばフルオロアルキルシランを用いることにより、膜の表面にフルオロアルキル基が位置するように各化合物が配向されて自己組織化膜が形成され、膜の表面に均一な撥液性が付与される。
【０１３６】
また、自己組織化膜を形成する化合物としては、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリメトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリクロロシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリエトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリメトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシラン（以下「ＦＡＳ」という）を挙げることができる。使用に際しては、一つの化合物を単独で用いてもよく、２種以上の化合物を組み合わせて使用してもよい。なお、ＦＡＳを用いることにより、基板との密着性と良好な撥液性とを得ることができる。
【０１３７】
ＦＡＳは、一般的に構造式ＲｎＳｉＸ（４−ｎ）で表される。ここでｎは１以上３以下の整数を表し、Ｘはメトキシ基、エトキシ基、ハロゲン原子などの加水分解基である。またＲはフルオロアルキル基であり、（ＣＦ３）（ＣＦ２）ｘ（ＣＨ２）ｙの（ここでｘは０以上１０以下の整数を、ｙは０以上４以下の整数を表す）構造を持ち、複数個のＲ又はＸがＳｉに結合している場合には、Ｒ又はＸはそれぞれすべて同じでもよく、異なっていてもよい。Ｘで表される加水分解基は加水分解によりシラノールを形成して、基板（ガラス、シリコン）等の下地のヒドロキシル基と反応してシロキサン結合で基板と結合する。一方、Ｒは表面に（ＣＦ３）等のフルオロ基を有するため、基板等の下地表面を濡れない（表面エネルギーが低い）表面に改質する。
【０１３８】
プラズマ処理法では、常圧又は真空中で基板にプラズマ照射する。プラズマ処理に用いるガス種は、基板の表面材質等を考慮して種々選択できる。処理ガスとしては、例えば、４フッ化メタン、パーフルオロヘキサン、パーフルオロデカン等が例示できる。
【０１３９】
なお、基板の表面を撥液性に加工する処理は、所望の撥液性を有するフィルム、例えば４フッ化エチレン加工されたポリイミドフィルム等を基板表面に貼着することによっても行うことができる。また、ポリイミドフィルムをそのまま基板として用いてもよい。
また、基板表面が所望の撥液性よりも高い撥液性を有する場合、１７０〜４００ｎｍの紫外光を照射したり、基板をオゾン雰囲気に曝したりすることにより、基板表面を親液化する処理を行って表面の状態を制御するとよい。
【０１４０】
また、上記例で示したアクティブマトリクス基板の製造方法は、薄膜トランジスタを具備した各種電気光学装置の製造方法に適用することができる。電気光学装置としては、例えば、液晶装置の他に、有機エレクトロルミネッセンス表示装置、プラズマ表示装置等があげられる。
【０１４１】
（電子機器）
図１７は、本発明に係る電子機器の一例を示す斜視図である。
この図に示す携帯電話１３００は、本発明の液晶表示装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
上記各実施の形態の電気光学装置は、上記携帯電話に限らず、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、映像モニタ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができる。このような電子機器は、安価でありながら信頼性に優れたものとなる。
【０１４２】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【０１４３】
【図１】本発明に係るアクティブマトリクス基板の一部を拡大した平面図。
【図２】（Ａ）は図１に示すＡ−Ａ断面図、（Ｂ）は図１に示すＢ−Ｂ断面図、（Ｃ）は図１に示すＣ−Ｃ断面図。
【図３】実施形態に係る液晶表示装置の等価回路図。
【図４】液晶表示装置のの全体構成を示す平面図。
【図５】（ａ）は液滴吐出装置の一例を示す図、（ｂ）は吐出ヘッドの概略図。
【図６】アクティブマトリクス基板の製造方法を説明するための図。
【図７】アクティブマトリクス基板の製造方法を説明するための図。
【図８】アクティブマトリクス基板の製造方法を説明するための図。
【図９】アクティブマトリクス基板の製造方法を説明するための図。
【図１０】アクティブマトリクス基板の製造方法を説明するための図。
【図１１】アクティブマトリクス基板の製造方法を説明するための図。
【図１２】アクティブマトリクス基板の製造方法を説明するための図。
【図１３】アクティブマトリクス基板の製造方法を説明するための図。
【図１４】アクティブマトリクス基板の製造方法を説明するための図。
【図１５】アクティブマトリクス基板の製造方法を説明するための図。
【図１６】Ｃａｐコート法を説明するための概略断面図。
【図１７】電子機器の一例を示す斜視構成図。
【符号の説明】
【０１４４】
Ｐ…基板、Ｌ１…第１層（ファーストレイヤー）、ＩＪ…液滴吐出装置、１…アクティブマトリクス基板、１０…ＴＦＴ（スイッチング素子）、１１…半導体層、１２…アモルファスシリコン層、１３…Ｎ＋ シリコン層、１６…ゲート電極、１７…ゲート絶縁膜、１８…ソース電極、１９…ドレイン電極、２０…画素電極、２５…容量部、２６…補助電極、２７…容量線（容量部の導電線）、２８…絶縁膜（容量部）、３０…ソース線（信号線）、３１…ゲート線（走査線）、３５，３６…補助導電膜、３９…保護膜、４０，４１…バンク、４５…レジスト膜、５０…対向基板、１００…液晶表示装置。
【技術分野】
【０００１】
本発明は、画素構造、アクティブマトリクス基板、アクティブマトリクス基板の製造方法、電気光学装置、並びに電子機器に関するものである。
【背景技術】
【０００２】
例えばアクティブマトリクス方式の液晶表示装置では、各画素毎にスイッチング素子が設けられており、そのスイッチング素子を介して各画素のスイッチング動作が行われる。スイッチング素子としては、例えばＴＦＴ（薄膜トランジスタ）が用いられる。
【０００３】
ＴＦＴを有するアクティブマトリクス基板の製造方法としては、ゲート電極及び半導体層（例えばアモルファスシリコン層及びＮ型シリコン層）を形成した後に、電極配線（ソース線、ドレイン線など）や画素電極（透光性導電膜など）を積層形成するのが一般的である（例えば、特許文献１参照）。
【特許文献１】特許第３２６１６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アクティブマトリクス基板の製造プロセスにおいては、成膜後の半導体層に熱的制限がある。例えば、成膜後の半導体層に２５０〜３００℃程度以上の熱が加わると、水素脱離に伴う素子特性の劣化が生じる場合がある。こうした半導体層の熱的制限は、半導体層の後に形成される電極配線や画素電極の形成方法に制約を与えることから、製造プロセスの低コスト化を図るプロセス適用上の障害となっている。
【０００５】
本発明は、上記事情に鑑みてなされたものであり、製造プロセスにおける半導体層の熱的制限の影響が少なく、低コスト化に有利な画素構造及びその画素構造を有するアクティブマトリクス基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の画素構造は、画素電極と、該画素電極に対応するスイッチング素子とを有する画素構造であって、前記画素電極と前記スイッチング素子とが同一の基板上に形成されており、前記スイッチング素子における半導体層に比べて前記基板側の層に前記画素電極が配されていることを特徴とする。
【０００７】
この画素構造によれば、スイッチング素子の半導体層に比べて基板側の層に画素電極が配されていることから、半導体層の形成前に画素電極を形成することが可能である。つまり、半導体層の熱的制限の影響を受けることなく画素電極を形成することが可能となる。そのため、この画層構造は、画素電極の形成方法に制約が少なく、低コストプロセスの適用、例えば液相成膜の導入に有利となる。
【０００８】
この場合、例えば、前記画素電極が前記基板上の第１層（基板表面に最も近い層）に配されている構成とすることができる。
この構成によれば、画素電極が基板上の第１層に配されることにより、画素電極の形成材料や形成手段の選択の幅が広くなる。
なお、この構成は、物質の透過を防止する保護膜あるいは密着性向上のための密着膜などの、スイッチング動作に直接的な関与をしない膜が、基板表面と画素電極との間に存在する場合を含むものとする。
【０００９】
上記の画素構造において、前記画素電極に対応する容量部をさらに有しており、前記画素電極と前記容量部を構成する導電線とが前記基板上の同一層に配されている構成とすることができる。
この構成によれば、画素電極と容量部の導電線とが基板上の同一層に配されていることから、画素電極及びその導電線の形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００１０】
この場合、例えば、前記画素電極と前記容量部の導電線とが同一の材料膜を含む構成とすることができる。
この構成によれば、画素電極と容量部の導電線とが同一の材料膜を含みかつそれらが基板上の同一層に配されているから、画素電極及びその導電線の各材料配置を同じタイミングで行うことが可能となる。
【００１１】
上記の画素構造においては、前記画素電極に電気的に接続された補助電極が、絶縁膜を介して（間に挟んで）前記容量部の導電線を覆っている構成とすることができる。
この構成では、画素電極の一部として補助電極が機能するとともに、その補助電極と容量部の導電線とが絶縁膜を介して対向配置される。
【００１２】
この場合、前記画素電極、前記容量部の導電線、前記補助電極、及び前記絶縁膜がそれぞれ透光性の膜からなる構成とすることができる。
この構成によれば、画素電極に加え、容量部にも光が透過することから、画素構造における光透過領域の拡大（開口率の向上）が図られる。
【００１３】
また、上記の画素構造において、前記基板には、前記画素電極及び／又は前記容量部を区画するバンクが形成されている構成とすることができる。
この構成によれば、画素電極及び／又は容量部の形成に液相法の使用が可能となる。液相法では、液体材料を基板上に配置し、その膜を熱処理することで導電膜を得る。液体材料の配置技術としては、液滴吐出法、Ｃａｐコート法、スピンコート法等がある。上記バンクは、画素電極及び／又は容量部の液体材料を基板上に配置する際の、配置領域の規定に用いられる。そして、液相法の使用は、製造プロセスの簡素化や材料使用量の低減化を図りやすいことから製造コストの低減に有利である。画素電極と容量部とが基板上の同一層に配されているので、画素電極及び容量部を区画する各バンクの形成を同時に行うことが可能である。
【００１４】
上記の画素構造において、前記スイッチング素子が薄膜トランジスタであり、前記スイッチング素子におけるゲート電極と前記画素電極とが前記基板上の同一層に配されている構成とすることができる。
この構成によれば、画素電極とゲート電極とが基板上の同一層に配されていることから、画素電極及びゲート電極の形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００１５】
この場合、例えば、前記基板上には、前記画素電極及び／又は前記ゲート電極を区画するバンクが形成されている構成とすることができる。
この構成によれば、画素電極及び／又はゲート電極の形成に液相法の使用が可能となり、製造コストの低減化が図られる。上記バンクは、画素電極及び／又はゲート電極の液状材料を基板上に配置する際の、配置領域の規定に用いられる。画素電極とゲート電極とが基板上の同一層に配されているので、画素電極及びゲート電極を区画する各バンクの形成を同時に行うことが可能である。
【００１６】
上記の画素構造において、ゲート線とソース線とがさらに、前記基板上の前記画素電極と同一層に配されている構成とすることができる。
この構成によれば、画素電極、ゲート電極、ゲート線、及びソース線が基板上の同一層に配されていることから、それらの形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００１７】
この場合、例えば、前記ゲート電極と前記ゲート線と前記ソース線とが同一の材料膜を含む構成とすることができる。
この構成によれば、ゲート電極、ゲート線、及びソース線が同一の材料膜を含みかつそれらが基板上の同一層に配されていることから、ゲート電極、ゲート線、及びソース線の各材料配置を同じタイミングで行うことが可能となる。
【００１８】
また、前記基板上には、前記ゲート線及び／又は前記ソース線を区画するバンクが形成されている構成とすることができる。
この構成によれば、ゲート線及び／又はソース線の形成に液相法の使用が可能となり、製造コストの低減化が図られる。上記バンクは、ゲート線及び／又はソース線の液体材料を基板上に配置する際の、配置領域の規定に用いられる。画素電極、ゲート電極、ゲート線、及びソース線が基板上の同一層に配されているので、それらを区画する各バンク形成を同時に行うことが可能である。
【００１９】
本発明のアクティブマトリクス基板は、上記の画素構造を有することを特徴とする。
このアクティブマトリクス基板によれば、低コスト化を図ることが可能となる。
【００２０】
本発明のアクティブマトリクス基板の製造方法は、基板上に前記スイッチング素子の半導体層を形成する工程と、前記半導体層の形成前に、前記基板上に前記画素電極を形成する工程とを有することを特徴とする。
【００２１】
この製造方法によれば、スイッチング素子の半導体層の形成前に、半導体層の熱的制限の影響を受けることなく、画素電極を形成することができる。そのため、画素電極の形成材料や形成手段の選択の幅が広く、低コスト化を図ることが可能となる。
【００２２】
例えば、蒸着法（ＣＶＤ法を含む）、スパッタ法、及び液相法のうちの少なくとも１つを用いて前記画素電極を形成することができる。
この場合、例えば、基板の全面に画素電極の材料膜を形成し、その後にパターニングすることにより画素電極を形成するとよい。基板上の第１層であれば、こうした膜形成を容易に実施可能である。
【００２３】
上記の製造方法において、液相法を用いた前記画素電極の形成工程は、前記画素電極の配置領域を区画する区画部を前記基板上に形成する工程と、前記区画部で区画された領域に前記画素電極の液体材料を配置する工程と、前記画素電極の材料膜を熱処理する工程とを含む構成とすることができる。
ここで、液相法による画素電極の形成では、実用的な導電性能を得るために材料膜の熱処理温度（焼成温度）が、２５０℃以上の比較的高温であるのが好ましい。この製造方法では、半導体層の熱的制限の影響を受けることなく、比較的高温での熱処理により導電性能に優れた画素電極を形成することができる。また、液相法の使用により、製造コストの低減化が図られる。
【００２４】
前記区画部は、例えば、バンクまたは前記画素電極の形成材料に対して撥液性を示す領域である。
バンクまたは撥液性領域により画素電極の材料の配置領域が規定される。
この場合、例えば、フォトリソグラフィ法を用いて前記バンクを形成することができる。
また、自己組織化膜を用いて前記撥液性を示す領域を形成することができる。
【００２５】
上記の製造方法においては、前記半導体層の形成前に、前記画素電極に対応する容量部を前記基板上に形成する工程をさらに有しており、前記画素電極の形成工程と前記容量部の形成工程とは、区画部の形成、材料配置、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことが好ましい。
これによれば、画素電極と容量部との形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００２６】
上記の製造方法において、前記スイッチング素子が薄膜トランジスタであり、前記半導体層の形成前に、ゲート電極を前記基板上に形成する工程をさらに有しており、前記ゲート電極の形成工程では、液相法を用いる構成とすることができる。
これによれば、液相法の使用により、製造コストの低減化が図られる。
【００２７】
この場合、前記画素電極の形成工程と前記ゲート電極の形成工程とは、区画部の形成、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことが好ましい。
これによれば、画素電極とゲート電極との形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００２８】
上記の製造方法において、前記半導体層に電気的に接続されるドレイン電極の形成工程とソース電極の形成工程とをさらに有しており、前記ドレイン電極の形成工程と前記ソース電極の形成工程とでは、液相法を用いる構成とすることができる。
これによれば、液相法の使用により、製造コストの低減化が図られる。
【００２９】
この場合、前記ドレイン電極の形成と同時に、該ドレイン電極を介した前記半導体層と前記画素電極との電気的接続を行うことにより、形成プロセスの簡素化が図られる。
また、前記ソース電極の形成と同時に、該ソース電極を介した前記半導体層と前記ソース線との電気的接続を行うことによっても、形成プロセスの簡素化が図られる。
【００３０】
上記の製造方法において、互いに交差するゲート線及びソース線を前記基板上に形成する工程をさらに有しており、前記ゲート線及び前記ソース線の形成工程では、液相法を用いる構成とすることができる。
これによれば、液相法の使用により、製造コストの低減化が図られる。
【００３１】
この場合、前記ゲート線及び前記ソース線の形成工程は、前記半導体層の形成前に交差部分で一方の線が分割された交差パターンの導電膜を形成する第１工程と、前記半導体層の形成後に前記分割された導電膜を電気的に接続する第２工程とを含む構成とすることができる。
これによれば、ゲート線とソース線とが基板上の同一層にあっても、両者を交差配置することが可能となる。
【００３２】
また、前記ゲート線及び前記ソース線の形成における前記第１工程と、前記ゲート電極の形成工程とは、区画部の形成、材料配置、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことが好ましい。
これによれば、ゲート線とソース線とゲート電極との形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００３３】
また、前記ゲート線及び前記ソース線の形成における第２工程と、前記ドレイン電極の形成工程と、前記ソース電極の形成工程とでは、区画部の形成、材料配置、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことが好ましい。
これによれば、ゲート線とソース線とドレイン電極とソース電極との形成プロセスの一部共有化により製造プロセスの簡素化を図ることが可能となる。
【００３４】
本発明の電気光学装置は、上記の本発明のアクティブマトリクス基板を備えることを特徴とする。
この電気光学装置によれば、低コスト化が図られる。
【００３５】
本発明の電子機器は、上記の本発明の電気光学装置を備えることを特徴とする。
この電子機器によれば、低コスト化が図られる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の画素構造、アクティブマトリクス基板、アクティブマトリクス基板の製造方法、電気光学装置並びに電子機器の実施形態について図面を参照して説明する。なお、各図においては、各構成要素を図面上で認識可能な程度の大きさとするために、必要に応じてその縮尺を実際とは異ならしめてある。
【００３７】
（アクティブマトリクス基板）
図１は本発明に係るアクティブマトリクス基板の一部を拡大した平面図であり、図２（Ａ）は図１に示すＡ−Ａ断面図、図２（Ｂ）は図１に示すＢ−Ｂ断面図、図２（Ｃ）は図１に示すＣ−Ｃ断面図である。
【００３８】
図１に示すように、アクティブマトリクス基板１は、格子パターンの配線（ソース線３０、ゲート線３１）と、この配線に囲まれた各領域に配置された画素電極２０と、画素電極２０に対応するスイッチング素子としてのＴＦＴ１０と、容量部２５とを備えて構成されている。
【００３９】
（画素構造）
図２（Ａ）、（Ｂ）及び（Ｃ）に示すように、ＴＦＴ１０は、ボトムゲート構造（逆スタガ型構造）を有するアモルファスシリコン型ＴＦＴ（α−Ｓｉ ＴＦＴ）であり、半導体層１１と、半導体層１１と基板Ｐ（ガラス基板など）との間に配されるゲート電極１６と、半導体層１１とゲート電極１６との間に配されるゲート絶縁膜１７と、半導体層１１とそれぞれ電気的に接続されたソース電極１８及びドレイン電極１９とを含む。
【００４０】
半導体層１１は、アモルファスシリコン層（α−Ｓｉ）１２と、このアモルファスシリコン層１２上に積層されたＮ＋ シリコン層（ｎ+−Ｓｉ）１３とからなる。Ｎ＋ シリコン層１３は、アモルファスシリコン層１２上で平面的に離間された２つの部位に分割されており、一方（図示左側）のＮ＋ シリコン層１３（ソース領域）と信号線としてのソース線３０とがソース電極１８を介して電気的に接続され、他方のＮ＋ シリコン層１３（ドレイン領域）と画素電極２０とがドレイン電極１９を介して電気的に接続されている。また、ゲート電極１６は、走査線としてのゲート線３１に電気的に接続されている。
【００４１】
画素電極２０は、前述したように、ＴＦＴ１０のドレインにドレイン電極１９を介して電気的に接続されている。そして、ゲート線３１を介して入力されるゲート信号によりＴＦＴ１０が所定期間だけオン状態とされることで、ソース線３０を介して供給される画像信号が画素電極２０に供給される。画素電極２０と対向電極との間に液晶が配されている場合には、その液晶に画像信号が一定期間保持される。
【００４２】
容量部２５は、液晶などに保持された画素信号がリークするのを防ぐものであり、画素電極２０に電気的に接続された画素電極２０の一部としての補助電極２６と、補助電極２６に対向配置される導電膜からなる容量線２７と、補助電極２６と容量線２７との間に配される絶縁膜２８とを含む。
【００４３】
ここで、この画素構造は、ゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１がそれぞれ、基板Ｐの表面に最も近い第１層（ファーストレイヤー）Ｌ１において、基板Ｐ上の同一面上に配されているという特徴を有している。
【００４４】
具体的には、基板Ｐ上に、ゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１の形成領域をそれぞれ規定するための区画部としてのバンク（絶縁膜）４０が形成されており、このバンク４０の開口部４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅにゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１がそれぞれ配設されている。なお、バンク４０は、フォトリソグラフィ等によるパターニングにより基板Ｐ上に一括して形成されたものである。
【００４５】
ゲート電極１６は、基板Ｐ上にＡｇ，Ｃｕ，Ａｌ等から選ばれる１種又は２種以上の金属材料を用いて形成された下層（基体層）１６Ａと、Ｎｉ，Ｔｉ，Ｗ，Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された上層（被覆層）１６Ｂとを積層してなる２層構造を有している。この２層構造は、基体層１６Ａを構成するＡｇやＣｕ，Ａｌのゲート絶縁膜１７への拡散を被覆層１６Ｂによって効果的に防止し、これによりＴＦＴ１０に動作不良や移動度の低下等が生じるのを防止するという機能を有する。なお、基体層１６Ａと基板Ｐとの間に、両者の密着性を向上させるための密着層を設けてもよい。この密着層は、例えばＭｎにより形成することができ、Ｍｎ微粒子を分散させた液体材料を用いた液相法によって形成することができる。
また、ソース線３０及びゲート線３１は、ゲート電極１６と同様に、基板Ｐ上にＡｇ，Ｃｕ，Ａｌ等から選ばれる１種又は２種以上の金属材料を用いて形成された下層（基体層）１６Ａと、Ｎｉ，Ｔｉ，Ｗ，Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された上層（被覆層）１６Ｂとを積層してなる２層構造を有している。
なお、ゲート電極１６、ソース線３０、及びゲート線３１は、互いに同じ材料膜を有しており、これらは同時形成されたものである。
【００４６】
画素電極２０は、ＩＴＯ（インジウム錫酸化物）等の透光性の導電膜からなる。また、容量線２７も、ＩＴＯ（インジウム錫酸化物）等の透光性の導電膜からなる。画素電極２０と容量線２７とは、互いに同じ材料膜からなり、これらは同時に形成されたものである。また、容量線２７が形成されたバンク４０の開口部４０ｃにおいて、容量線２７上に絶縁膜２８が積層され、その絶縁膜２８上に画素電極２０と電気的に接続された補助電極２６が積層されている。補助電極２６は、ＩＴＯ（インジウム錫酸化物）等の透光性の導電膜からなり、画素電極２０の一部と絶縁膜２８とバンク４０の一部とを覆うように配されている。絶縁膜２８は、ポリシラザン等の透光性の高い絶縁体からなる。
【００４７】
このように、この画素構造では、第１層Ｌ１において、ゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１の各構成要素がそれぞれ、基板Ｐ上の同一面上に配されていることから、それら構成要素の形成プロセスの一部共有化が可能である。例えば、区画部であるバンク４０の形成、各構成要素の形成材料の配置、及び基板Ｐ上に配置された材料膜の熱処理、のうちの少なくとも１つの工程を同じタイミングで行うことができる。さらに、これらの構成要素が基板Ｐの表面に最も近い第１層Ｌ１に配されており、それら構成要素の配置面である基板Ｐ表面は全面が比較的平坦であるから、段差がある面に対する処理に比べて、プロセスの共有化を図りやすい。
【００４８】
また、この第１層Ｌ１において、ゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１の各構成要素がそれぞれ、バンク４０によって区画されていることから、各構成要素の形成に液相法の使用が可能である。液相法では、液体材料を基板Ｐ上に配置し、その膜を熱処理することで導電膜を得る。液体材料の配置技術としては、例えば、液滴吐出法、Ｃａｐコート法、スピンコート法等があげられる。上記バンク４０は、上記各構成要素の液体材料を基板Ｐ上に配置する際の、配置領域を規定する仕切り部材として用いられる。そして、液相法の使用は、製造プロセスの簡素化や材料使用量の低減化を図りやすいことから製造コストの低減に有利である。ゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１の各構成要素が基板Ｐ上の同一層に配されているので、それらの構成要素を区画する各バンク４０の形成を同時に行うことが可能である。
【００４９】
次に、半導体層１１、ソース電極１８、及びドレイン電極１９は、上記第１層Ｌ１の上層に設けられている。
【００５０】
具体的には、ゲート電極１６を含むバンク４０上の領域に、酸化シリコンや窒化シリコン等からなるゲート絶縁膜１７が形成されており、このゲート絶縁膜１７上であってゲート電極１６と平面的に重なる位置に半導体層１１が形成されている。すなわち、ゲート電極１６、ゲート絶縁膜１７、アモルファスシリコン層１２、及びＮ＋ シリコン層１３の順に、それらが基板Ｐ上に積層されている（ボトムゲート構造、逆スタガ型構造）。
【００５１】
また、上記第１層Ｌ１上に、ソース電極１８及びドレイン電極１９の形成領域をそれぞれ規定するための区画部としてのバンク（絶縁膜）４１が形成されており、このバンク４１の開口部４１ａ，４１ｂにソース電極１８及びドレイン電極１９がそれぞれ配設されている。なお、バンク４１は、フォトリソグラフィ等によるパターニングにより第１層Ｌ１上に一括して形成されたものである。
【００５２】
ソース電極１８は、Ｎｉ、Ｔｉ、Ｗ、Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された下層（バリア層）１８Ａと、Ａｇ，Ｃｕ，Ａｌ等から選ばれる１種又は２種以上の金属材料を用いて形成された中間層（基体層）１８Ｂと、Ｎｉ、Ｔｉ、Ｗ、Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された上層（被覆層）１８Ｃとを積層してなる３層構造を有している。この３層構造は、基体層１８Ｂを構成するＡｇやＣｕ，Ａｌのアモルファスシリコン層１２、Ｎ＋ シリコン層１３、及びゲート絶縁膜１７への拡散をバリア層１８Ａによって効果的に防止し、これによりＴＦＴ１０に動作不良や移動度の低下等が生じるのを防止するという機能を有する。バンク４１は、第１層Ｌ１におけるソース線３０の一部と半導体層１１のソース領域とを含む領域を開口する開口部４１ａを有しており、この開口部４１ａに上記導電材料が充填されることにより、ソース電極１８の形成、並びにそのソース電極１８を介した半導体層１１のソース領域とソース線３０との電気的接続がなされている。
【００５３】
また、ドレイン電極１９は、ソース電極１８と同様に、Ｎｉ、Ｔｉ、Ｗ、Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された下層（バリア層）１９Ａと、Ａｇ，Ｃｕ，Ａｌ等から選ばれる１種又は２種以上の金属材料を用いて形成された中間層（基体層）１９Ｂと、Ｎｉ、Ｔｉ、Ｗ、Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された上層（被覆層）１９Ｃとを積層してなる３層構造を有している。バンク４１は、第１層Ｌ１における画素電極２０の一部と半導体層１１のドレイン領域とを含む領域を開口する開口部４１ｂを有しており、この開口部４１ｂに上記導電材料が充填されることにより、ドレイン電極１９の形成、並びにそのドレイン電極１９を介した半導体層１１のドレイン領域と画素電極２０との電気的接続がなされている。
なお、ソース電極１８及びドレイン電極１９は、互いに同じ材料膜を有しており、これらは同時形成されたものである。
また、半導体層１１（アモルファスシリコン層１２、Ｎ＋ シリコン層１３）とバンク４１との間には必要に応じて保護膜３９が形成されている。この保護膜３９は、バンク４１を通過した金属（例えば、アルカリ金属（可動イオン））が半導体層１１に侵入するのを防止するなどの機能を有する。バンク４１が同様の機能を有している場合には保護膜３９を省いた構成としてもよい。
【００５４】
このように、この画素構造では、画素電極２０を含む第１層Ｌ１の上層に、半導体層１１が形成されている。半導体層１１に比べて基板Ｐ側の層に画素電極２０が配されていることから、半導体層１１の形成前に画素電極２０を形成することが可能である。つまり、製造プロセスにおける半導体層１１の熱的制限の影響を受けることなく画素電極２０を形成することができる。そのため、この画素構造は、画素電極２０の形成方法に制約が少なく、低コスト化に有利である。例えば、画素電極２０の形成に、製造コストの低減に有利な液相法の使用が可能となる。
【００５５】
また、第１層Ｌ１の上層において、ソース電極１８及びドレイン電極１９がそれぞれ、バンク４１によって区画されていることから、それらの形成に液相法の使用が可能である。上記バンク４１は、上記各構成要素の液体材料を基板Ｐ上に配置する際の、配置領域を規定する仕切り部材として用いられる。そして、液相法の使用は、製造プロセスの簡素化や材料使用量の低減化を図りやすいことから製造コストの低減に有利である。ソース電極１８及びドレイン電極１９の各構成要素が基板Ｐ上の同一層に配されているので、それらの構成要素を区画する各バンク４１の形成を同時に行うことが可能である。
【００５６】
図１に戻り、このアクティブマトリクス基板１においては、ソース線（信号線）３０とゲート線（走査線）３１とが互いに交差して配置されることにより格子状パターンを形成している。すなわち、複数のゲート線３１が図示左右方向に延在しており、これらのゲート線３１に交差する方向（図示上下方向）に複数のソース線３０が延在している。前述したように、このアクティブマトリクス基板１では、ソース線３０とゲート線３１とが基板Ｐ上の同一面上に配されることから、基板Ｐ上のソース線３０とゲート線３１との交差位置において一方の配線（ゲート線３１）に対して他方の配線（ソース線３０）を迂回させている。
【００５７】
具体的には、図２（Ｃ）に示すように、第１層Ｌ１において、ゲート線３１を間に挟んでその両側にソース線３０が複数に分割して形成されている。そして、ソース線３０とゲート線３１との交差位置において、第１層Ｌ１の上層に、ゲート線３１を跨ぐ補助導電膜３５が配設されている。補助導電膜３５と分割された両ソース線３０とが電気的に接続され、かつ補助導電膜３５とゲート線３１とはゲート絶縁膜１７によって絶縁された関係にある。補助導電膜３５は、Ａｇ，Ｃｕ，Ａｌ等から選ばれる１種又は２種以上の金属材料を用いて形成された下層（基体層）３５Ａと、Ｎｉ，Ｔｉ，Ｗ，Ｍｎ等から選ばれる１種又は２種以上の金属材料を用いて形成された上層（被覆層）３５Ｂとを積層してなる２層構造を有している。第１層Ｌ１の上層に設けられたバンク４１は、ソース線３０とゲート線３１との交差位置において、分割された両ソース線３０の各一部を開口する開口部４１ｃを有しており、この開口部４１ｃに上記導電材料が充填されることにより、分割された両ソース線３０同士の電気的接続がなされている。なお、本例では、互いに交差するソース線３０とゲート線３１との関係において、ソース線３０が分割されているが、ゲート線３１が分割した形態としてもよい。
【００５８】
さらに、図１に示すように、このアクティブマトリクス基板１においては、ソース線（信号線）３０と容量線２７とが互いに交差して配置されている。すなわち、複数の容量線２７が図示左右方向に延在しており、これらの容量線２７に交差する方向（図示上下方向）に複数のソース線３０が延在している。前述したように、このアクティブマトリクス基板１では、ソース線３０と容量線２７とが基板Ｐ上の同一面上に配されることから、基板Ｐ上のソース線３０と容量線２７との交差位置において一方の配線（容量線２７）に対して他方の配線（ソース線３０）を迂回させている。なお、本例では、互いに交差するソース線３０と容量線２７との関係において、ソース線３０が分割されているが、容量線２７が分割した形態としてもよい。実際には、画素特性の向上を図る上で、本例のようにソース線３０を分割するのが好ましい。
【００５９】
具体的には、基板Ｐ上の第１層において、容量線２７を間に挟んでその両側にソース線３０が複数に分割して形成されている。そして、ソース線３０と容量線２７との交差位置において、容量線２７を跨ぐ補助導電膜３６が配設されている。補助導電膜３６と分割された両ソース線３０とが電気的に接続され、補助導電膜３６と容量線２７とはゲート絶縁膜によって絶縁された関係にある（図１５参照）。第１層の上層に設けられたバンク４１は、ソース線３０と容量線２７との交差位置において、分割された両ソース線３０の各一部を開口する開口部４１ｄを有しており、この開口部４１ｄに補助導電膜３６が充填されることにより、分割された両ソース線３０同士の電気的接続がなされている。ソース線３０と容量線２７との交差位置における補助導電膜３６と、前述したソース線３０とゲート線３１との交差位置における補助導電膜３５とは、互いに同じ材料膜を有しており、これらは同時形成されたものである。
【００６０】
上記構成により、このアクティブマトリクス基板１では、ゲート電極１６、画素電極２０、容量線２７、ソース線３０、及びゲート線３１がそれぞれ、基板Ｐの表面に最も近い第１層（ファーストレイヤー）において基板Ｐ上の同一面上に配されているなどの特徴的な構成を有していることから、製造プロセスの簡素化や材料使用量の低減化を図ることが可能である。
【００６１】
また、このアクティブマトリクス基板１では、容量部２５を構成する容量線２７、補助電極２６、及び絶縁膜２８がそれぞれ透光性の膜からなることから、画素電極２０に加え、容量部２５にも光が透過する。そのため、画素構造における光透過領域の拡大（開口率の向上）が図られる。
なお、容量部２５の配置位置は、図１に示す画素電極２０の中央付近に限らず、画素電極２０の縁部に寄っていてもよい。
また、容量部２５が難透光性の構成であってもよい。
【００６２】
（液晶表示装置）
図３は、本発明の電気光学装置の一実施の形態である液晶表示装置１００を示す等価回路図である。この液晶表示装置１００は、図１のアクティブマトリクス基板を備える。
図３に示すように、この液晶表示装置１００において、画像表示領域を構成するマトリクス状に配置された複数のドットには、透光性導電膜としての画素電極２０と当該画素電極２０を制御するためのスイッチング素子である薄膜トランジスタ（ＴＦＴ１０）とがそれぞれ形成されており、画像信号が供給される信号線（ソース線３０）が当該ＴＦＴ１０のソースに電気的に接続されている。ソース線３０に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のソース線３０に対してグループ毎に供給される。また、走査線（ゲート線３１）がＴＦＴ１０のゲートに電気的に接続されており、複数のゲート線３１に対して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極２０はＴＦＴ１０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ１０を一定期間だけオンすることにより、ソース線３０から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００６３】
画素電極２０を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。そして、この印加される電圧レベルに応じて液晶の分子集合の配向や秩序が変化するのを利用して光を変調し、任意の階調表示を可能にしている。また各ドットには、液晶に書き込まれた画像信号がリークするのを防止するために、画素電極２０と共通電極との間に形成される液晶容量と並列に蓄積容量（容量部２５）が付加されている。符号２７はこの蓄積容量の一側の電極に接続された容量線である。
【００６４】
次に、図４は、液晶表示装置１００の全体構成図である。
図４に示すように、液晶表示装置１００は、ＴＦＴアレイ基板（アクティブマトリクス基板１）と、対向基板５０とが、平面視略矩形枠状のシール材５２を介して貼り合わされた構成を備えており、前記両基板１，５０の間に挟持された液晶が、シール材５２によって前記基板間に封入されたものとなっている。なお、図４では、対向基板５０の外周端が、シール材５２の外周端に平面視で一致するように表示している。
【００６５】
シール材５２の内側の領域には、遮光性材料からなる遮光膜（周辺見切り）５３が矩形枠状に形成されている。シール材５２の外側の周辺回路領域には、データ線駆動回路２０１と実装端子２０２とがアクティブマトリクス基板１の一辺に沿って配設されており、この一辺と隣接する２辺に沿ってそれぞれ走査線駆動回路１０４，１０４が設けられている。アクティブマトリクス基板１の残る一辺には、前記走査線駆動回路１０４，１０４間を接続する複数の配線１０５が形成されている。また、対向基板５０の角部には、アクティブマトリクス基板１と対向基板５０との間で電気的導通をとるための複数の基板間導通材１０６が配設されている。
【００６６】
なお、実際には、アクティブマトリクス基板１の内側表面（画素電極の表面など）に、液晶の初期配向状態を制御するための配向膜が形成されており、外側表面に、液晶層に入射する光の偏光状態を制御するための位相差板や偏光板が設けられている。さらに、アクティブマトリクス基板１の外側（パネル背面側）には、透過型ないし半透過反射型の液晶表示装置の場合の照明手段として用いられるバックライトが設けられている。
【００６７】
また、対向基板５０の内側（アクティブマトリクス基板１の対向面）に、着色部を配列形成してなるカラーフィルタ層と、平面ベタ状の透光性導電膜からなる対向電極とを積層した構成を備えている。また、対向基板５０の内側表面（対向電極の表面など）に、配向膜が形成されており、外側表面には、必要に応じて位相差板や偏光板が配設される。
【００６８】
また、アクティブマトリクス基板１と対向基板５０との間に封止された液晶層は、主として液晶分子で構成されている。この液晶層を構成する液晶分子としては、ネマチック液晶、スメクチック液晶など配向し得るものであればいかなる液晶分子を用いても構わないが、ＴＮ型液晶パネルの場合、ネマチック液晶を形成させるものが好ましく、例えば、フェニルシクロヘキサン誘導体液晶、ビフェニル誘導体液晶、ビフェニルシクロヘキサン誘導体液晶、テルフェニル誘導体液晶、フェニルエーテル誘導体液晶、フェニルエステル誘導体液晶、ビシクロヘキサン誘導体液晶、アゾメチン誘導体液晶、アゾキシ誘導体液晶、ピリミジン誘導体液晶、ジオキサン誘導体液晶、キュバン誘導体液晶等が挙げられる。
【００６９】
以上の構成を備えた液晶表示装置１００では、バックライトから入射した光を、電圧印加により配向状態を制御された液晶層で変調することで、任意の階調表示を行う。また各画素毎に３原色（Ｒ，Ｇ，Ｂ）の色光を混色して任意のカラー表示を行うことができる。
【００７０】
また、この液晶表示装置１００では、ゲート電極、画素電極、容量線、ソース線、及びゲート線がそれぞれ、基板の表面に最も近い第１層（ファーストレイヤー）において基板上の同一面上に配されているなど、アクティブマトリクス基板１が特徴的な構成を有していることから、製造プロセスの簡素化や材料使用量の低減化を図ることが可能である。
【００７１】
（アクティブマトリクス基板の製造方法、液滴吐出法）
次に、上記のアクティブマトリクス基板１の製造方法の一例、及び液相法の一例として液滴吐出法について図を参照して説明する。
【００７２】
（液滴吐出装置）
まず、本製造方法の複数の工程で用いられる液滴吐出装置について説明する。本製造方法では、液滴吐出装置に備えられた液滴吐出ヘッドのノズルから導電性微粒子を含むインク（液体材料）を液滴状に吐出し、アクティブマトリクス基板を構成する各導電部材や電極を形成する（液滴吐出法）ものとしている。本例で用いる液滴吐出装置としては、図５に示した構成のものを採用することができる。
【００７３】
図５（ａ）は、本例で用いる液滴吐出装置ＩＪの概略構成を示す斜視図である。
液滴吐出装置ＩＪは、液滴吐出ヘッド３０１と、Ｘ軸方向駆動軸３０４と、Ｙ軸方向ガイド軸３０５と、制御装置ＣＯＮＴと、ステージ３０７と、クリーニング機構３０８と、基台３０９と、ヒータ３１５とを備えている。
ステージ３０７は、この液滴吐出装置ＩＪによりインク（液体材料）を設けられる基板Ｐを支持するものであって、基板Ｐを基準位置に固定する不図示の固定機構を備えている。
【００７４】
液滴吐出ヘッド３０１は、複数の吐出ノズルを備えたマルチノズルタイプの液滴吐出ヘッドであり、長手方向とＹ軸方向とを一致させている。複数の吐出ノズルは、液滴吐出ヘッド３０１の下面にＹ軸方向に並んで一定間隔で設けられている。液滴吐出ヘッド３０１の吐出ノズルからは、ステージ３０７に支持されている基板Ｐに対して、上述した導電性微粒子を含むインクが吐出される。
【００７５】
Ｘ軸方向駆動軸３０４には、Ｘ軸方向駆動モータ３０２が接続されている。Ｘ軸方向駆動モータ３０２はステッピングモータ等であり、制御装置ＣＯＮＴからＸ軸方向の駆動信号が供給されると、Ｘ軸方向駆動軸３０４を回転させる。Ｘ軸方向駆動軸３０４が回転すると、液滴吐出ヘッド３０１はＸ軸方向に移動する。
Ｙ軸方向ガイド軸３０５は、基台３０９に対して動かないように固定されている。ステージ３０７は、Ｙ軸方向駆動モータ３０３を備えている。Ｙ軸方向駆動モータ３０３はステッピングモータ等であり、制御装置ＣＯＮＴからＹ軸方向の駆動信号が供給されると、ステージ３０７をＹ軸方向に移動する。
【００７６】
制御装置ＣＯＮＴは、液滴吐出ヘッド３０１に液滴の吐出制御用の電圧を供給する。また、Ｘ軸方向駆動モータ３０２に液滴吐出ヘッド３０１のＸ軸方向の移動を制御する駆動パルス信号を、Ｙ軸方向駆動モータ３０３にステージ３０７のＹ軸方向の移動を制御する駆動パルス信号を供給する。
クリーニング機構３０８は、液滴吐出ヘッド３０１をクリーニングするものである。クリーニング機構３０８には、図示しないＹ軸方向の駆動モータが備えられている。このＹ軸方向の駆動モータの駆動により、クリーニング機構は、Ｙ軸方向ガイド軸３０５に沿って移動する。クリーニング機構３０８の移動も制御装置ＣＯＮＴにより制御される。
ヒータ３１５は、ここではランプアニールにより基板Ｐを熱処理する手段であり、基板Ｐ上に塗布された液体材料に含まれる溶媒の蒸発及び乾燥を行う。このヒータ３１５の電源の投入及び遮断も制御装置ＣＯＮＴにより制御される。
【００７７】
液滴吐出装置ＩＪは、液滴吐出ヘッド３０１と基板Ｐを支持するステージ３０７とを相対的に走査しつつ基板Ｐに対して液滴を吐出する。ここで、以下の説明において、Ｘ軸方向を走査方向、Ｘ軸方向と直交するＹ軸方向を非走査方向とする。したがって、液滴吐出ヘッド３０１の吐出ノズルは、非走査方向であるＹ軸方向に一定間隔で並んで設けられている。なお、図５（ａ）では、液滴吐出ヘッド３０１は、基板Ｐの進行方向に対し直角に配置されているが、液滴吐出ヘッド３０１の角度を調整し、基板Ｐの進行方向に対して交差させるようにしてもよい。このようにすれば、液滴吐出ヘッド３０１の角度を調整することで、ノズル間のピッチを調節することができる。また、基板Ｐとノズル面との距離を任意に調節できるようにしてもよい。
【００７８】
図５（ｂ）は、ピエゾ方式による液体材料の吐出原理を説明するための液滴吐出ヘッドの概略構成図である。
図５（ｂ）において、液体材料（インク；機能液）を収容する液体室３２１に隣接してピエゾ素子３２２が設置されている。液体室３２１には、液体材料を収容する材料タンクを含む液体材料供給系３２３を介して液体材料が供給される。ピエゾ素子３２２は駆動回路３２４に接続されており、この駆動回路３２４を介してピエゾ素子３２２に電圧を印加し、ピエゾ素子３２２を変形させて液体室３２１を弾性変形させる。そして、この弾性変形時の内容積の変化によってノズル３２５から液体材料が吐出されるようになっている。この場合、印加電圧の値を変化させることにより、ピエゾ素子３２２の歪み量を制御することができる。また、印加電圧の周波数を変化させることにより、ピエゾ素子３２２の歪み速度を制御することができる。ピエゾ方式による液滴吐出は材料に熱を加えないため、材料の組成に影響を与えにくいという利点を有する。
【００７９】
（インク（液体材料））
ここで、本例に係る製造方法で用いられる、液滴吐出ヘッド３０１からの吐出に好適なインク（液体材料）について説明する。
本例で用いる導電部材形成用のインク（液体材料）は、導電性微粒子を分散媒に分散させた分散液、若しくはその前駆体からなるものである。導電性微粒子として、例えば金、銀、銅、パラジウム、ニオブ及びニッケル等を含有する金属微粒子の他、これらの前駆体、合金、酸化物、並びに導電性ポリマーやインジウム錫酸化物等の微粒子などが用いられる。これらの導電性微粒子は、分散性を向上させるために表面に有機物などをコーティングして使うこともできる。導電性微粒子の粒径は１ｎｍ〜０．１μｍ程度であることが好ましい。０．１μｍより大きいと、後述する液滴吐出ヘッド３０１のノズルに目詰まりが生じるおそれがあるだけでなく、得られる膜の緻密性が悪化する可能性がある。また、１ｎｍより小さいと、導電性微粒子に対するコーティング剤の体積比が大きくなり、得られる膜中の有機物の割合が過多となる。
【００８０】
分散媒としては、上記の導電性微粒子を分散できるもので、凝集を起こさないものであれば特に限定されない。例えば、水の他に、メタノール、エタノール、プロパノール、ブタノールなどのアルコール類、ｎ−ヘプタン、ｎ−オクタン、デカン、ドデカン、テトラデカン、トルエン、キシレン、シメン、デュレン、インデン、ジペンテン、テトラヒドロナフタレン、デカヒドロナフタレン、シクロヘキシルベンゼンなどの炭化水素系化合物、またエチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、１，２−ジメトキシエタン、ビス（２−メトキシエチル）エーテル、ｐ−ジオキサンなどのエーテル系化合物、さらにプロピレンカーボネート、γ−ブチロラクトン、Ｎ−メチル−２−ピロリドン、ジメチルホルムアミド、ジメチルスルホキシド、シクロヘキサノンなどの極性化合物を例示できる。これらのうち、微粒子の分散性と分散液の安定性、また液滴吐出法（インクジェット法）への適用の容易さの点で、水、アルコール類、炭化水素系化合物、エーテル系化合物が好ましく、より好ましい分散媒としては、水、炭化水素系化合物を挙げることができる。
【００８１】
上記導電性微粒子の分散液の表面張力は０．０２Ｎ／ｍ〜０．０７Ｎ／ｍの範囲内であることが好ましい。インクジェット法にて液体を吐出する際、表面張力が０．０２Ｎ／ｍ未満であると、インク組成物のノズル面に対する濡れ性が増大するため飛行曲りが生じやすくなり、０．０７Ｎ／ｍを超えるとノズル先端でのメニスカスの形状が安定しないため吐出量や、吐出タイミングの制御が困難になる。表面張力を調整するため、上記分散液には、基板との接触角を大きく低下させない範囲で、フッ素系、シリコーン系、ノニオン系などの表面張力調節剤を微量添加するとよい。ノニオン系表面張力調節剤は、液体の基板への濡れ性を向上させ、膜のレベリング性を改良し、膜の微細な凹凸の発生などの防止に役立つものである。上記表面張力調節剤は、必要に応じて、アルコール、エーテル、エステル、ケトン等の有機化合物を含んでもよい。
【００８２】
上記分散液の粘度は１ｍＰａ・ｓ〜５０ｍＰａ・ｓであることが好ましい。インクジェット法を用いて液体材料を液滴として吐出する際、粘度が１ｍＰａ・ｓより小さい場合にはノズル周辺部がインクの流出により汚染されやすく、また粘度が５０ｍＰａ・ｓより大きい場合は、ノズル孔での目詰まり頻度が高くなり円滑な液滴の吐出が困難となるだけでなく、液滴の吐出量が減少する。
【００８３】
（アクティブマトリクス基板の製造方法）
以下、図６から図１５を参照してアクティブマトリクス基板１の製造方法について説明する。図６から図１５は、アクティブマトリクス基板１の製造方法の一例を示す説明図であり、それぞれ平面図及び断面図を含む。
【００８４】
（第１層バンク形成工程）
まず、図６に示すように、基体となる基板Ｐを用意し、その一面側にバンク４０を形成する。
基板Ｐとしては、ガラス、石英ガラス、Ｓｉウエハ、プラスチックフィルム、金属板など各種の材料を用いることができる。また、これら各種の素材基板の表面に半導体膜、金属膜、誘電体膜、有機膜などが下地層として形成されたものも含む。
バンク４０は、基板面を平面的に区画する仕切部材であり、このバンクの形成にはフォトリソグラフィ法や印刷法等、任意の方法を用いることができる。例えば、フォトリソグラフィ法を使用する場合は、スピンコート、スプレーコート、ロールコート、ダイコート、ディップコート等所定の方法で、基板Ｐ上に形成するバンクの高さに合わせてアクリル樹脂等の有機系感光性材料を塗布して感光性材料層を形成する。そして、形成したいバンク形状に合わせて感光性材料層に対して紫外線を照射することで、所定の開口部４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅを備えたバンク４０を形成する。バンク４０の材料としては、例えば、アクリル樹脂、ポリイミド樹脂、オレフィン樹脂、メラミン樹脂などの高分子材料が用いられる。バンク４０は、ポリシラザンを含む液体材料等を用いて形成した無機物の構造体であってもよい。
【００８５】
バンク４０の開口部４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅは、ゲート電極、画素電極、容量線、ソース線、及びゲート線にそれぞれ対応している。
具体的には、図示左右方向に延びて形成された開口部４０ｃ，４０ｅがゲート線、容量線の形成位置に対応している。その開口部４０ｃ，４０ｅと交差するように図示上下方向に延びて形成された開口部４０ｄがソース線の形成位置に対応する。ソース線用開口部４０ｄは、容量線用開口部４０ｃ及びゲート線用開口部４０ｅと一体化しないように、交差位置において分断されている。ソース線用開口部４０ｄとゲート線用開口部４０ｅとの交差位置において、ゲート線用開口部４０ｅから分岐しかつ図示上下方向に延びて形成された開口部４０ａがゲート電極の形成位置に対応する。そして、ソース線用開口部４０ｄ、ゲート線用開口部４０ｅ、及び容量線用開口部４０ｃによる格子パターンに囲われた開口部４０ｂが画素電極に対応する。
【００８６】
上記開口部４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ内への材料インクの配置性向上のためにバンク４０に対して撥液化処理が必要に応じて行われる。
撥液化処理としては、例えば大気雰囲気中でテトラフルオロメタンを処理ガスとするプラズマ処理法（ＣＦ４プラズマ処理法）を採用することができる。ＣＦ４プラズマ処理の条件は、例えばプラズマパワーが５０ｋＷ〜１０００ｋＷ、４フッ化メタンガス流量が５０ｍｌ／ｍｉｎ〜１００ｍｌ／ｍｉｎ、プラズマ放電電極に対する基板搬送速度が０．５ｍｍ／ｓｅｃ〜１０２０ｍｍ／ｓｅｃ、基板温度が７０℃〜９０℃である。なお、処理ガスとしては、テトラフルオロメタン（四フッ化炭素）に限らず、他のフルオロカーボン系のガスを用いることもできる。
このような撥液化処理を行うことにより、バンク４０には、これを構成する樹脂中にフッ素基が導入され、高い撥液性が付与される。
【００８７】
また、上記撥液化処理に先立って、開口部４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅの底面に露出された基板Ｐの表面を清浄化する目的で、Ｏ２プラズマを用いたアッシング処理やＵＶ（紫外線）照射処理が必要に応じて行われる。この処理を行うことで、基板Ｐ表面のバンクの残渣を除去することができ、撥液化処理後のバンク４０の接触角と当該基板表面の接触角との差を大きくすることができ、後段の工程でバンク４０の開口部内に配される液滴を正確に開口部の内側に閉じ込めることができる。また、バンク４０がアクリル樹脂やポリイミド樹脂からなるものである場合、ＣＦ４プラズマ処理に先立ってバンク４０をＯ２プラズマに曝しておくと、よりフッ素化（撥液化）されやすくなるという性質があるので、バンク４０をこれらの樹脂材料で形成している場合には、ＣＦ４プラズマ処理に先立ってＯ２アッシング処理を施すことが好ましい。
【００８８】
上記Ｏ２アッシング処理は、具体的には、基板Ｐに対しプラズマ放電電極からプラズマ状態の酸素を照射することで行う。処理条件としては、例えばプラズマパワーが５０Ｗ〜１０００Ｗ、酸素ガス流量が５０ｍｌ／ｍｉｎ〜１００ｍｌ／ｍｉｎ、プラズマ放電電極に対する基板Ｐの板搬送速度が０．５１０ｍｍ／ｓｅｃ〜１０ｍｍ／ｓｅｃ、基板温度が７０℃〜９０℃である。
【００８９】
なお、バンク４０に対する撥液化処理（ＣＦ４プラズマ処理）により、先に行われた残渣処理により親液化された基板Ｐ表面に対し多少は影響があるものの、特に基板Ｐがガラス等からなる場合には、撥液化処理によるフッ素基の導入が起こりにくいため、基板Ｐの親液性、すなわち濡れ性が実質上損なわれることはない。また、バンク４０については、撥液性を有する材料（例えばフッ素基を有する樹脂材料）によって形成することにより、その撥液処理を省略するようにしてもよい。
【００９０】
（ゲート電極・ソース線・ゲート線形成工程）
次に、図７に示すように、基板Ｐ上に、ゲート電極１６、ソース線３０、及びゲート線３１を形成する。
ゲート電極１６の形成工程と、ソース線３０の形成工程と、ゲート線３１の形成工程とは、材料配置工程、及び材料膜の熱処理の工程を同じタイミングで行う。
【００９１】
具体的には、まず、バンク４０に設けた開口部４０ａ，４０ｄ，４０ｅのそれぞれに対して、先の液滴吐出装置ＩＪの液滴吐出ヘッド３０１（図５参照）からゲート電極１６、ソース線３０、及びゲート線３１の材料インクを滴下する。本例では、ゲート電極１６、ソース線３０、及びゲート線３１について互いに同じ形成材料を用い、またそれぞれ２層構造の積層体に形成する。例えば、下層（基体層）には、導電性微粒子としてのＡｇ（銀）と、溶媒（分散媒）としてのジエチレングリコールジエチルエールとを含む材料インクを用いる。基体層の材料インクの滴下時において、バンク４０の表面に撥液性が付与されかつ開口部の底面部の基板表面に親液性が付与されていると、吐出された液滴の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。
【００９２】
この基体層の材料配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、特に限定されないが、赤外線ランプ、キセノンランプ、ＹＡＧレーザ、アルゴンレーザ、炭酸ガスレーザ、ＸｅＦ、ＸｅＣｌ、ＸｅＢｒ、ＫｒＦ、ＫｒＣｌ、ＡｒＦ、ＡｒＣｌなどのエキシマレーザなどを光源として使用することができる。これらの光源は一般には、出力１０Ｗ〜５０００Ｗの範囲のものが用いられるが、本例では１００Ｗ〜１０００Ｗの範囲で十分である。
【００９３】
ゲート電極１６、ソース線３０、及びゲート線３１の上層（被覆層）には、例えば、導電性微粒子としてのＮｉ（ニッケル）と、溶媒（分散媒）としての水およびジエタノールアミンとを含む材料インクを用いる。
また、被覆層の材料インクの滴下時においても、バンク４０の表面に撥液性が付与されていると、吐出された液滴の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。ただし、開口部４０ａ，４０ｄ，４０ｅの内部に先に形成されている基体層の表面は、本工程で滴下する材料インクに対して高い親和性を有しているとは限らないため、被覆層のインクの滴下に先立って、基体層上にインクの濡れ性を改善するための中間層を形成してもよい。この中間層は、被覆層のインクを構成する分散媒の種類に応じて適宜選択されるが、インクが水系の分散媒を用いている場合には、例えば酸化チタンからなる中間層を形成しておけば、中間層表面で極めて良好な濡れ性が得られる。
【００９４】
被覆層の材料配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、先の基体層と同様である。また加熱時の出力も同様に１００Ｗ〜１０００Ｗの範囲とすることができる。
【００９５】
続いて、基体層及び被覆層の乾燥膜に対して焼成処理（熱処理及び／又は光処理）を行う。
この焼成処理は、微粒子間の電気的接触の向上、分散媒の完全除去、また、液中での分散性を向上させるために有機物などのコーティング剤が導電性微粒子の表面にコーティングされている場合にはそのコーティング剤の除去、などを目的とするものである。
この熱処理及び／又は光処理は通常大気中で行われるが、必要に応じて、窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行うこともできる。熱処理及び／又は光処理の処理温度は、分散媒の沸点（蒸気圧）、雰囲気ガスの種類や圧力、微粒子の分散性や酸化性等の熱的挙動、コーティング剤の有無や量、基材の耐熱温度などを考慮して適宜決定される。なお、この段階で、基板Ｐ上に半導体層は設けられていないので、バンク４０の耐熱温度の範囲内で焼成温度を高めることができ、例えば２５０℃以上、あるいは３００℃程度の焼成温度とすることで良好な導電性を具備した金属配線を形成することが可能である。
【００９６】
そして、上記の焼成処理により、基体層及び被覆層の乾燥膜における微粒子間の電気的接触が確保されて導電性膜に変換される。その結果、バンク４０の開口部４０ａ，４０ｄ，４０ｅにそれぞれ２層構造のゲート電極１６、ソース線３０、及びゲート線３１が形成される。
なお、本例では、Ａｇからなる下層（基体層）と、Ｎｉからなる上層（被覆層）とを形成し、これら基体層と被覆層との積層体によりゲート電極１６、ソース線３０、及びゲート線３１を形成しているが、基体層はＡｇ以外の金属、例えばＣｕやＡｌ、あるいはこれらの金属を主成分とする合金であっても構わない。また、被覆層は、Ｎｉ以外のＴｉやＷ、Ｍｎ、あるいはこれらの金属を主成分とする合金であっても構わない。また、その構造は２層に限らない。さらに、積層される膜ごとに焼成処理を行ってもよい。
【００９７】
（画素電極・容量線形成工程）
次に、図７に示すように、基板Ｐ上に、画素電極２０、及び容量線２７を形成する。
画素電極２０の形成工程と、容量線２７の形成工程とは、材料配置工程、及び材料膜の熱処理の工程を同じタイミングで行う。
【００９８】
具体的には、まず、バンク４０に設けた開口部４０ｂ，４０ｃのそれぞれに対して、先の液滴吐出装置ＩＪの液滴吐出ヘッド３０１（図５参照）から画素電極２０、及び容量線２７の材料インクを滴下する。本例では、画素電極２０、及び容量線２７について互いに同じ形成材料を用い、例えば、ＩＴＯ、ＩＺＯ、ＦＴＯ等の透光性導電材料の微粒子を溶媒（分散媒）に分散させた材料インクを用いる。この他、ＩＴＯ微粒子とシリコン有機化合物とを含む液体材料や、ＩＴＯ微粒子とインジウム有機化合物と錫有機化合物とを含む液体材料を用いてもよい。これらの液体材料を用いることで、ＩＴＯ微粒子同士が前記金属有機化合物から生成したＳｉＯ２やＩＴＯのマトリクスで強固に接着された構造の透光性導電膜を形成することができ、焼成温度が比較的低温であってもＩＴＯ微粒子が緻密に配置され、微粒子間で良好な導電性が得られる透光性導電膜を形成することができる。材料インクの滴下時において、バンク４０の表面に撥液性が付与されかつ開口部の底面部の基板表面に親液性が付与されていると、吐出された液滴の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。
【００９９】
画素電極２０及び容量線２７の材料配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、特に限定されないが、赤外線ランプ、キセノンランプ、ＹＡＧレーザ、アルゴンレーザ、炭酸ガスレーザ、ＸｅＦ、ＸｅＣｌ、ＸｅＢｒ、ＫｒＦ、ＫｒＣｌ、ＡｒＦ、ＡｒＣｌなどのエキシマレーザなどを光源として使用することができる。これらの光源は一般には、出力１０Ｗ〜５０００Ｗの範囲のものが用いられるが、本例では１００Ｗ〜１０００Ｗの範囲で十分である。
【０１００】
続いて、画素電極２０及び容量線２７の各材料の乾燥膜に対して焼成処理（熱処理及び／又は光処理）を行う。
この焼成処理は、微粒子間の電気的接触の向上、分散媒の完全除去、また、液中での分散性を向上させるために有機物などのコーティング剤が導電性微粒子の表面にコーティングされている場合にはそのコーティング剤の除去、などを目的とするものである。
この熱処理及び／又は光処理は通常大気中で行われるが、必要に応じて、窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行うこともできる。熱処理及び／又は光処理の処理温度は、分散媒の沸点（蒸気圧）、雰囲気ガスの種類や圧力、微粒子の分散性や酸化性等の熱的挙動、コーティング剤の有無や量、基材の耐熱温度などを考慮して適宜決定される。なお、この段階で、基板Ｐ上に半導体層は設けられていないので、バンク４０の耐熱温度の範囲内で焼成温度を高めることができ、例えば２５０℃以上、あるいは３００℃程度の焼成温度とすることで良好な導電性を具備した透光性導電膜を形成することが可能である。
【０１０１】
そして、上記の焼成処理により、画素電極２０及び容量線２７の各材料の乾燥膜における微粒子間の電気的接触が確保されて透光性の導電性膜に変換される。その結果、バンク４０の開口部４０ｂ，４０ｃにそれぞれ画素電極２０及び容量線２７が形成される。
なお、ゲート電極１６、ソース線３０、及びゲート線３１の熱処理工程と、画素電極２０及び容量線２７の熱処理工程とを同じタイミングで行うことも可能である。あるいは、上記の熱処理工程と後述する容量部２５の補助電極２６（図９参照）の熱処理工程とを同じタイミングで行うことも可能である。また、画素電極２０及び容量線２７の形成は、ゲート電極１６、ソース線３０、及びゲート線３１の形成前でもよい。
【０１０２】
（容量部絶縁膜形成工程）
次に、図８に示すように、容量線２７上に、容量部２５の構成要素である絶縁膜２８を形成する。
具体的には、バンク４０の開口部４０ｃにおける容量線２７上に、上記絶縁膜２８の形成材料を配置し、これを硬化する。容量部２５の絶縁膜２８の形成材料としては、絶縁性を有しかつ硬化後に透光性を有するものが好ましく、例えば、ポリシラザン（Ｓｉ−Ｎ結合を有する高分子の総称である）の他に、アクリル、ポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂等を用いることができる。
ここで、ポリシラザンのひとつは、［ＳｉＨ2ＮＨ］ｎ（ｎは正の整数）であり、ポリペルヒドロシラザンと言われる。なお、［ＳｉＨ2ＮＨ］ｎ中のＨがアルキル基（例えばメチル基、エチル基など）で置換されると、有機ポリシラザンとなり、無機ポリシラザンとは区別されることがある。ポリシラザンとキシレンなどの溶媒とを混合した液体材料は、水蒸気または酸素を含む雰囲気で熱処理することにより、酸化シリコンに転化する。ポリシラザンはクラック耐性が高く、また耐酸素プラズマ性があり、単層でもある程度厚い絶縁膜として使用可能である。液体材料の配置は、例えば、液滴吐出法、ディスペンサ法等を用いる。液体材料の配置時において、バンク４０の表面に撥液性が付与されていると、液体材料の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。
【０１０３】
続いて、この材料膜に対して焼成処理（熱処理及び／又は光処理）を行う。
例えば、ポリシラザンとキシレンとを含む材料膜を、水蒸気雰囲気で温度１００〜３５０℃、１０〜６０分間熱処理することにより、シリコン酸化膜が形成される。また、この熱処理の後に、４００〜５００℃、３０〜６０分の熱処理を行うか、あるいは、レーザアニール、またはランプアニールなどの高温短時間の熱処理により、絶縁膜の緻密化が図られる。
【０１０４】
（容量部補助電極形成工程）
次に、図９に示すように、容量線２７上に積層された絶縁膜２８上に、容量部２５の構成要素である補助電極２６を形成する。
具体的には、画素電極２０の一部と絶縁膜２８とバンク４０の一部とを覆うように上記補助電極２６の形成材料を配置し、これを硬化する。補助電極２６の形成材料としては、画素電極２０と同じ材料を用いるのが好ましく、例えば、ＩＴＯ、ＩＺＯ、ＦＴＯ等の透光性導電材料の微粒子を溶媒（分散媒）に分散させた材料インクを用いる。この他、ＩＴＯ微粒子とシリコン有機化合物とを含む液体材料や、ＩＴＯ微粒子とインジウム有機化合物と錫有機化合物とを含む液体材料を用いてもよい。これらの液体材料を用いることで、ＩＴＯ微粒子同士が前記金属有機化合物から生成したＳｉＯ２やＩＴＯのマトリクスで強固に接着された構造の透光性導電膜を形成することができ、焼成温度が比較的低温であってもＩＴＯ微粒子が緻密に配置され、微粒子間で良好な導電性が得られる透光性導電膜を形成することができる。
【０１０５】
補助電極２６の材料配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。この乾燥処理は、画素電極２０に対するものと同様であり、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、特に限定されないが、赤外線ランプ、キセノンランプ、ＹＡＧレーザ、アルゴンレーザ、炭酸ガスレーザ、ＸｅＦ、ＸｅＣｌ、ＸｅＢｒ、ＫｒＦ、ＫｒＣｌ、ＡｒＦ、ＡｒＣｌなどのエキシマレーザなどを光源として使用することができる。これらの光源は一般には、出力１０Ｗ〜５０００Ｗの範囲のものが用いられるが、本例では１００Ｗ〜１０００Ｗの範囲で十分である。
【０１０６】
続いて、補助電極２６の材料の乾燥膜に対して焼成処理（熱処理及び／又は光処理）を行う。
この焼成処理は、画素電極２０に対するものと同様であり、通常大気中で行われるが、必要に応じて、窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行うこともできる。熱処理及び／又は光処理の処理温度は、分散媒の沸点（蒸気圧）、雰囲気ガスの種類や圧力、微粒子の分散性や酸化性等の熱的挙動、コーティング剤の有無や量、基材の耐熱温度などを考慮して適宜決定される。なお、この段階で、基板Ｐ上に半導体層は設けられていないので、バンク４０の耐熱温度の範囲内で焼成温度を高めることができ、例えば２５０℃以上、あるいは３００℃程度の焼成温度とすることで良好な導電性を具備した透光性導電膜を形成することが可能である。
【０１０７】
そして、上記の焼成処理により、補助電極２６の材料の乾燥膜における微粒子間の電気的接触が確保されて透光性の導電性膜に変換される。その結果、画素電極２０の一部と絶縁膜２８とバンク４０の一部とを覆うように、絶縁膜２８を間に挟んで容量線２７と対向配置されかつ画素電極２０に電気的に接続された補助電極２６が形成される。
なお、前述したように、ゲート電極１６、ソース線３０、及びゲート線３１の熱処理工程と、画素電極２０及び容量線２７の熱処理工程と、この補助電極２６の熱処理工程とを同じタイミングで行うことも可能である。また、画素電極２０、容量線２７、及びこの補助電極２６を形成した後に、ゲート電極１６、ソース線３０、及びゲート線３１を形成してもよい。
【０１０８】
（ゲート絶縁膜・半導体層形成工程）
次に、図１０、図１１、及び図１２に示すように、ゲート電極１６上に、ゲート絶縁膜１７、アモルファスシリコン層１２、及びＮ＋ シリコン層１３を積層形成する。
ゲート絶縁膜１７、アモルファスシリコン層１２、及びＮ＋ シリコン層１３は、例えばプラズマＣＶＤ法により全面成膜した後、フォトリソグラフィ法により適宜パターニングすることで形成することができる。すなわち、図１０に示すように、ゲート絶縁膜１７、アモルファスシリコン層１２、及びＮ＋ シリコン層１３の各材料膜を基板Ｐ上に全面成膜した後、図１１に示すように、その膜上にパターニング用のレジスト膜４５を選択的に形成し、その後に図１２に示すように、レジスト膜４５をマスクとしてエッチングすることにより所望のパターン形状を有するゲート絶縁膜１７、アモルファスシリコン層１２、及びＮ＋ シリコン層１３の積層体を得る。図１１に示すように、レジスト膜４５に対する露光処理は、２重露光を行うのが好ましい。すなわち、パターニングに際して、Ｎ＋ シリコン層の表面に、略凹形のレジスト膜４５を選択配置し、係るレジスト膜４５をマスクにしてエッチングを行う。このようなパターニング法により、図１２に示すように、ゲート電極１６と平面的に重なる領域にてＮ＋ シリコン層１３が選択的に除去されて２つの領域に分割され、これらのＮ＋ シリコン層１３が、それぞれソースコンタクト領域及びドレインコンタクト領域を形成する。
【０１０９】
ゲート絶縁膜１７の原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ２Ｈ５）４）と酸素、ジシランとアンモニア等が好適で、形成するゲート絶縁膜１７の膜厚は例えば１５０ｎｍ〜４００ｎｍ程度である。また、アモルファスシリコン層１２の原料ガスとしては、ジシランやモノシランが好適である。続くＮ＋ シリコン層１３の成膜工程では、上記アモルファスシリコン層１２の形成で用いた成膜装置に、Ｎ＋ シリコン層形成用の原料ガスを導入して成膜を行うことができる。形成するアモルファスシリコン層１２の膜厚は例えば１５０ｎｍ〜２５０ｎｍ程度である。形成するＮ＋ シリコン層１３の膜厚は例えば５０ｎｍ〜１００ｎｍ程度である。
【０１１０】
（保護膜形成工程）
次に、図１３に示すように、必要に応じて、半導体層１１（アモルファスシリコン層１２、Ｎ＋ シリコン層１３）を保護するための保護膜３９を形成する。この保護膜３９は、この後に形成するバンク４１（図１４参照）を通過した金属（例えば、アルカリ金属（可動イオン））が半導体層１１に侵入するのを防止するなどの機能を有する。バンク４１（図１４参照）が同様の機能を有している場合には保護膜３９の形成工程を省略してもよい。保護膜３９としては、窒化珪素、酸化窒化珪素、あるいは窒化チタン、窒化タンタル等が用いられる。この保護膜３９の形成方法は、材料に応じて適宜選択され、例えばＣＶＤ法、コート法、スパッタ法、蒸着法等が用いられる。
【０１１１】
（上層バンク形成工程）
次に、図１４に示すように、バンクを含む第１層Ｌ１の上層に、バンク４１を形成する。
バンク４１は、後述するソース電極１８、ドレイン電極１９、補助導電膜３５，３６（図２、図１５参照）、及び画素電極２０の形成領域を区画する仕切部材であり、このバンク４１の形成にはフォトリソグラフィ法や印刷法等、任意の方法を用いることができる。例えば、フォトリソグラフィ法を使用する場合は、第１層Ｌ１のバンク４０と同様に、スピンコート、スプレーコート、ロールコート、ダイコート、ディップコート等所定の方法で、基板Ｐ上に形成するバンクの高さに合わせてアクリル樹脂等の有機系感光性材料を塗布して感光性材料層を形成する。そして、形成したいバンク形状に合わせて感光性材料層に対して紫外線を照射することで、所定の開口部４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅを備えたバンク４１を形成する。バンク４１の材料としては、例えば、アクリル樹脂、ポリイミド樹脂、オレフィン樹脂、メラミン樹脂などの高分子材料が用いられる。バンク４１は、ポリシラザンを含む液体材料等を用いて形成した無機物の構造体であってもよい。
【０１１２】
バンク４１の開口部４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅは、ソース電極、ドレイン電極、補助導電膜、及び画素電極２０にそれぞれ対応している。
具体的には、第１層Ｌ１におけるソース線３０の一部と半導体層１１のソース領域とを含む領域を開口する開口部４１ａがソース電極の形成位置に対応しており、第１層Ｌ１における画素電極２０の一部と半導体層１１のドレイン領域とを含む領域を開口する開口部４１ｂがドレイン電極に対応している。ソース線３０とゲート線３１との交差位置において分割された両ソース線３０の各一部を開口する開口部４１ｃと、ソース線３０と容量線２７との交差位置において分割された両ソース線３０の各一部を開口する開口部４１ｄとがそれぞれ補助導電膜に対応している。そして、ソース線３０とゲート線３１とによる格子パターンに囲われた開口部４１ｄが容量部２５を含む画素電極２０に対応する。
なお、開口部４１ａ，４１ｂ，４１ｃ，４１ｄには、後述するように、ソース電極、ドレイン電極、補助導電膜の各材料インクが配置される。
【０１１３】
なお、上記バンク４１の形成後、上記開口部４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅの底面に保護膜３９が形成されている場合は、これをエッチングにより除去する。また、開口部４１ａ，４１ｃ，４１ｄにおいて、ソース線３０の上層（被覆層）の露出部分をエッチングにより除去し、下層（基体層）を露出させる。
【０１１４】
また、バンク４０と同様に、上記開口部４１ａ，４１ｂ，４１ｃ，４１ｄ内への材料インクの配置性向上のためにバンク４１に対して、撥液化処理が必要に応じて行われる。
すなわち、撥液化処理としては、例えば大気雰囲気中でテトラフルオロメタンを処理ガスとするプラズマ処理法（ＣＦ４プラズマ処理法）を採用することができる。なお、処理ガスとしては、テトラフルオロメタン（四フッ化炭素）に限らず、他のフルオロカーボン系のガスを用いることもできる。このような撥液化処理を行うことにより、バンク４１には、これを構成する樹脂中にフッ素基が導入され、高い撥液性が付与される。
また、上記撥液化処理に先立って、開口部４１ａ，４１ｂ，４１ｃ，４１ｄの底面に露出された面を清浄化する目的で、Ｏ２プラズマを用いたアッシング処理やＵＶ（紫外線）照射処理が必要に応じて行われる。この処理を行うことで、その露出面のバンクの残渣を除去することができ、撥液化処理後のバンク４１の接触角と当該露出面の接触角との差を大きくすることができ、後段の工程でバンク４１の開口部内に配される液滴を正確に開口部の内側に閉じ込めることができる。また、バンク４１がアクリル樹脂やポリイミド樹脂からなるものである場合、ＣＦ４プラズマ処理に先立ってバンク４１をＯ２プラズマに曝しておくと、よりフッ素化（撥液化）されやすくなるという性質があるので、バンク４１をこれらの樹脂材料で形成している場合には、ＣＦ４プラズマ処理に先立ってＯ２アッシング処理を施すことが好ましい。
【０１１５】
（ソース電極・ドレイン電極・補助導電膜形成工程）
次に、図１５に示すように、基板Ｐの第１層Ｌ１上に、ソース電極１８、ドレイン電極１９、及び補助導電膜３５，３６を形成する。
ゲート電極１６の形成工程と、ソース線３０の形成工程と、ゲート線３１の形成工程とは、材料配置工程の少なくとも一部と、材料膜の熱処理の工程とを同じタイミングで行う。
【０１１６】
具体的には、まず、バンク４１に設けた開口部４１ａ，４１ｂ，４１ｃ，４１ｄのそれぞれに対して、先の液滴吐出装置ＩＪの液滴吐出ヘッド３０１（図５参照）からソース電極１８、ドレイン電極１９、及び補助導電膜３５，３６の各材料インクを滴下する。本例では、ソース電極１８及びドレイン電極１９をそれぞれ３層構造（下層、中間層、上層）の積層体に形成し、補助導電膜３５，３６をそれぞれ２層構造（下層、上層）の積層体に形成する。また、ソース電極１８及びドレイン電極１９の各中間層（基体層）と補助導電膜３５，３６の各下層（基体層）とについて互いに同じ形成材料を用い、ソース電極１８及びドレイン電極１９の各上層（被覆層）と補助導電膜３５，３６の各上層（被覆層）とについて互いに同じ形成材料を用いる。すなわち、この形成工程では、（１）ソース電極１８及びドレイン電極１９の下層（バリア層）、（２）ソース電極１８及びドレイン電極１９の中間層（基体層）＋補助導電膜３５，３６の下層（基体層）、（３）ソース電極１８及びドレイン電極１９の上層（被覆層）＋補助導電膜３５，３６の上層（被覆層）、の順に、材料膜を積層形成する。
【０１１７】
ソース電極１８及びドレイン電極１９の各バリア層には、導電性微粒子としてのＡｇ（銀）と、溶媒（分散媒）としてのジエチレングリコールジエチルエールとを含む材料インクを用いる。この材料インクの滴下時において、バンク４０の表面に撥液性が付与されていると、吐出された液滴の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。
【０１１８】
ソース電極１８及びドレイン電極１９の被覆層の材料配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、特に限定されないが、赤外線ランプ、キセノンランプ、ＹＡＧレーザ、アルゴンレーザ、炭酸ガスレーザ、ＸｅＦ、ＸｅＣｌ、ＸｅＢｒ、ＫｒＦ、ＫｒＣｌ、ＡｒＦ、ＡｒＣｌなどのエキシマレーザなどを光源として使用することができる。これらの光源は一般には、出力１０Ｗ〜５０００Ｗの範囲のものが用いられるが、本例では１００Ｗ〜１０００Ｗの範囲で十分である。
【０１１９】
ソース電極１８及びドレイン電極１９の各基体層、及び補助導電膜３５，３６の各基体層には、例えば、導電性微粒子としてのＮｉ（ニッケル）と、溶媒（分散媒）としての水およびジエタノールアミンとを含む材料インクを用いる。この材料インクの滴下時において、バンク４０の表面に撥液性が付与されかつ開口部の底面部の基板表面に親液性が付与されていると、吐出された液滴の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。
この材料インクの配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、先と同様である。また加熱時の出力も同様に１００Ｗ〜１０００Ｗの範囲とすることができる。
【０１２０】
ソース電極１８及びドレイン電極１９の各被覆層、及び補助導電膜３５，３６の各被覆層には、導電性微粒子としてのＡｇ（銀）と、溶媒（分散媒）としてのジエチレングリコールジエチルエールとを含む材料インクを用いる。この材料インクの滴下時において、バンク４０の表面に撥液性が付与されていると、吐出された液滴の一部がバンク４０に載っても、バンク表面で弾かれて開口部内に滑り込む。
この材料インクの配置の後に、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理は、例えば基板Ｐを加熱する通常のホットプレート、電気炉などによる加熱処理によって行うことができる。処理条件は、例えば加熱温度１８０℃、加熱時間６０分間程度である。この加熱は窒素ガス雰囲気下など、必ずしも大気中で行う必要はない。
また、この乾燥処理は、ランプアニールによって行うこともできる。ランプアニールに使用する光の光源としては、先と同様である。また加熱時の出力も同様に１００Ｗ〜１０００Ｗの範囲とすることができる。
【０１２１】
続いて、ソース電極１８、ドレイン電極１９、及び補助導電膜３５，３６の各材料の乾燥膜に対して焼成処理（熱処理及び／又は光処理）を行う。
この焼成処理は、微粒子間の電気的接触の向上、分散媒の完全除去、また、液中での分散性を向上させるために有機物などのコーティング剤が導電性微粒子の表面にコーティングされている場合にはそのコーティング剤の除去、などを目的とするものである。
この熱処理及び／又は光処理は通常大気中で行われるが、必要に応じて、窒素、アルゴン、ヘリウムなどの不活性ガス雰囲気中で行うこともできる。熱処理及び／又は光処理の処理温度は、分散媒の沸点（蒸気圧）、雰囲気ガスの種類や圧力、微粒子の分散性や酸化性等の熱的挙動、コーティング剤の有無や量、基材の耐熱温度などを考慮して適宜決定される。
なお、本例では、ソース電極１８及びドレイン電極１９の積層構造を構成する金属材料が、上述した金属材料とされていることで、この焼成工程における熱処理を２５０℃以下で行うことができるようになっている。すなわち、２５０℃以下の加熱であっても良好な導電性を具備した電極部材を形成することができる。これにより、半導体層１１における水素脱離に起因してＴＦＴ１０にＯＮ抵抗の上昇やキャリア移動度の低下が生じるのを良好に防止することができ、その結果、形成されるＴＦＴの動作信頼性の低下が回避される。
【０１２２】
そして、上記の焼成処理により、基体層及び被覆層あるいは中間層の乾燥膜における微粒子間の電気的接触が確保されて導電性膜に変換される。その結果、バンク４１の開口部４１ａにおいて、ソース電極１８が形成されるとともに、そのソース電極１８を介した半導体層１１のソース領域とソース線３０との電気的接続がなされる。また、バンク４１の開口部４１ｂにおいて、ドレイン電極１９が形成されるとともに、そのドレイン電極１９を介した半導体層１１のドレイン領域と画素電極２０との電気的接続がなされる。また、ソース線３０とゲート線３１との交差位置に形成されたバンク４１の開口部４１ｃにおいて、補助導電膜３５が形成されるとともに、その補助導電膜３５を介した分割された両ソース線３０同士の電気的接続がなされる（図２（Ｃ）参照）。また、ソース線３０と容量線２７との交差位置に形成されたバンク４１の開口部４１ｄにおいて、補助導電膜３６が形成されるとともに、その補助導電膜３６を介した分割された両ソース線３０同士の電気的接続がなされる。
【０１２３】
なお、本例では、ソース電極１８及びドレイン電極１９に関して、Ｎｉからなる下層（バリア層）と、Ａｇからなる中間層（基体層）と、Ｎｉからなる上層（被覆層）との３層構造としているが、バリア層は、Ｎｉ以外のＴｉやＷ、Ｍｎ、あるいはこれらの金属を主成分とする合金であってもよく、基体層はＡｇ以外の金属、例えばＣｕやＡｌ、あるいはこれらの金属を主成分とする合金であってもよく、被覆層は、Ｎｉ以外のＴｉやＷ、Ｍｎ、あるいはこれらの金属を主成分とする合金であってもよい。また、その構造は３層に限らない。さらに、積層される膜ごとに焼成処理を行ってもよい。
同様に、補助導電膜３５，３６に関して、Ａｇからなる下層（基体層）と、Ｎｉからなる上層（被覆層）との２層構造としているが、基体層はＡｇ以外の金属、例えばＣｕやＡｌ、あるいはこれらの金属を主成分とする合金であってもよく、被覆層はＮｉ以外のＴｉやＷ、Ｍｎ、あるいはこれらの金属を主成分とする合金であってもよい。また、その構造は２層に限らない。さらに、積層される膜ごとに焼成処理を行ってもよい。
【０１２４】
以上の工程により、画素電極２０とそれに対応したＴＦＴ１０及び容量部２５等が形成されたアクティブマトリクス基板が完成する。
【０１２５】
本例の製造方法によれば、ＴＦＴ１０の半導体層１１の形成前に、半導体層１１の熱的制限の影響を受けることなく、画素電極２０、容量部２５、ゲート電極１６、ソース線３０、並びにゲート線３１の各構成要素を形成することができる。そのため、これら構成要素の形成材料や形成手段の選択の幅が広く、低コスト化を図ることが可能となる。
【０１２６】
特に、本例の製造方法では、液相法（液滴吐出法）を用いて、上記各構成要素の材料配置を行うことから、製造プロセスの簡素化や材料使用量の低減化により、製造コストの低減化を図ることができる。
さらに、構成要素の形成材料や形成手段の選択の幅が広がれば、それらを含む画素構造の性能の向上を図ることも可能である。
【０１２７】
さらに、本例の製造方法では、上記各構成要素の形成に際して、区画部の形成、材料配置、及び材料膜の熱処理などの工程の一部共有化により、製造プロセスの簡素化を図ることができる。
そして、本例の製造方法では、フォトリソグラフィ工程は、第１層Ｌ１のバンク４０を形成する工程と、半導体層１１をパターニングする工程と、第１層Ｌ１の上層のバンク４１を形成する工程との３回であり少ないものとなっている。
【０１２８】
また、本例の製造方法によれば、半導体層１１の形成後の熱処理温度を２５０℃以下としているので、半導体層１１における水素脱離を効果的に防止することができる。これにより、ＯＮ抵抗の上昇やキャリア移動度の低下を防止することができ、動作信頼性に優れたＴＦＴ１０、及び高信頼性のアクティブマトリクス基板を得ることができる。
【０１２９】
なお、上記の例では、液滴（液体材料）を配置するために液滴吐出装置を用いた液滴吐出法を採用しているが、その他の方法として、例えば図１６に示すようなＣａｐコート法を採用することもできる。Ｃａｐコート法は毛細管現象を利用した成膜法で、塗布液１７０にスリット１７１を差し込み、その状態で塗布液面を上昇させるとスリット１７１の上端に液盛１７２が生成される。この液盛１７２に対して基板Ｐを接触させ、所定方向に基板Ｐを平行移動させることにより、塗布液１７０を基板Ｐ面に塗布することができる。
【０１３０】
また、上記の例では、画素電極２０及び容量線２７を液相法（液滴吐出法）を用いて形成しているが、蒸着法（ＣＶＤ法を含む）やスパッタ法などの他の手法を用いて形成してもよく、あるいは、蒸着法（ＣＶＤ法を含む）やスパッタ法と、液相法とを組み合わせて画素電極２０や容量線２７を形成してもよい。
【０１３１】
この場合、例えば、蒸着法（ＣＶＤ法を含む）やスパッタ法などを用いて基板Ｐの全面に透光性の導電膜を形成し、次にその膜をパターニングすることにより所望の形状の画素電極２０や容量線２７を形成し、その後に他の膜（ゲート電極１６、ソース線３０、ゲート線３１など）の材料配置のための区画部（バンク）を基板上に形成するとよい。
本例の製造方法では、基板Ｐ上の第１層に画素電極２０や容量線２７を形成することから、こうした膜形成を容易に実施できる。
【０１３２】
また、上記の例では、液相法における材料配置の仕切り部材（区画部）として基板上にバンクを形成しているが、区画部として配置材料に対して撥液性を示す領域を基板上に形成してもよい。撥液性を示す領域の形成は、例えば基板表面に自己組織化単分子膜を形成する方法やプラズマ処理を施す方法、あるいは撥液性を具備した高分子化合物を基板Ｐ表面に塗布する方法等があげられる。いずれの撥液化処理によっても、基板Ｐの表面に高い撥液性を付与することができる。
【０１３３】
上記の自己組織膜形成法では、有機分子膜などからなる自己組織化膜を形成する。
基板表面を処理するための有機分子膜は、基板に結合可能な官能基と、その反対側に親液基あるいは撥液基といった基板の表面性を改質する（表面エネルギーを制御する）官能基と、これらの官能基を結ぶ炭素の直鎖あるいは一部分岐した炭素鎖を備えており、基板に結合して自己組織化して分子膜、例えば単分子膜を形成する。
【０１３４】
自己組織化単分子膜（ＳＡＭｓ：Self-Assembled Monolayers）は、固体表面へ分子を固定する方法であって高配向・高密度な分子層が形成可能な方法である自己組織化（ＳＡ：Self-Assembly）法によって作製される膜である。自己組織化法は、オングストロームオーダで分子の環境及び幾何学的配置を操作できる。また、自己組織化単分子膜は、有機分子の固定化技術の有力な一手段となり作製法の簡便さと分子と基板間に存在する化学結合のために膜の熱的安定性も高く、オングストロームオーダの分子素子作製のための重要技術である。また、自己組織化単分子膜は、基本的に自己集合プロセスであり、自発的に微細パターンを形成することができる。つまり、自己組織化単分子膜は、超微小電子回路で用いられるような、緻密で高度なパターン形成を簡便に形成することができる。
【０１３５】
上記の高い配向性を有する化合物として、例えばフルオロアルキルシランを用いることにより、膜の表面にフルオロアルキル基が位置するように各化合物が配向されて自己組織化膜が形成され、膜の表面に均一な撥液性が付与される。
【０１３６】
また、自己組織化膜を形成する化合物としては、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリメトキシシラン、ヘプタデカフルオロ−１，１，２，２テトラヒドロデシルトリクロロシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリエトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリメトキシシラン、トリデカフルオロ−１，１，２，２テトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシラン（以下「ＦＡＳ」という）を挙げることができる。使用に際しては、一つの化合物を単独で用いてもよく、２種以上の化合物を組み合わせて使用してもよい。なお、ＦＡＳを用いることにより、基板との密着性と良好な撥液性とを得ることができる。
【０１３７】
ＦＡＳは、一般的に構造式ＲｎＳｉＸ（４−ｎ）で表される。ここでｎは１以上３以下の整数を表し、Ｘはメトキシ基、エトキシ基、ハロゲン原子などの加水分解基である。またＲはフルオロアルキル基であり、（ＣＦ３）（ＣＦ２）ｘ（ＣＨ２）ｙの（ここでｘは０以上１０以下の整数を、ｙは０以上４以下の整数を表す）構造を持ち、複数個のＲ又はＸがＳｉに結合している場合には、Ｒ又はＸはそれぞれすべて同じでもよく、異なっていてもよい。Ｘで表される加水分解基は加水分解によりシラノールを形成して、基板（ガラス、シリコン）等の下地のヒドロキシル基と反応してシロキサン結合で基板と結合する。一方、Ｒは表面に（ＣＦ３）等のフルオロ基を有するため、基板等の下地表面を濡れない（表面エネルギーが低い）表面に改質する。
【０１３８】
プラズマ処理法では、常圧又は真空中で基板にプラズマ照射する。プラズマ処理に用いるガス種は、基板の表面材質等を考慮して種々選択できる。処理ガスとしては、例えば、４フッ化メタン、パーフルオロヘキサン、パーフルオロデカン等が例示できる。
【０１３９】
なお、基板の表面を撥液性に加工する処理は、所望の撥液性を有するフィルム、例えば４フッ化エチレン加工されたポリイミドフィルム等を基板表面に貼着することによっても行うことができる。また、ポリイミドフィルムをそのまま基板として用いてもよい。
また、基板表面が所望の撥液性よりも高い撥液性を有する場合、１７０〜４００ｎｍの紫外光を照射したり、基板をオゾン雰囲気に曝したりすることにより、基板表面を親液化する処理を行って表面の状態を制御するとよい。
【０１４０】
また、上記例で示したアクティブマトリクス基板の製造方法は、薄膜トランジスタを具備した各種電気光学装置の製造方法に適用することができる。電気光学装置としては、例えば、液晶装置の他に、有機エレクトロルミネッセンス表示装置、プラズマ表示装置等があげられる。
【０１４１】
（電子機器）
図１７は、本発明に係る電子機器の一例を示す斜視図である。
この図に示す携帯電話１３００は、本発明の液晶表示装置を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
上記各実施の形態の電気光学装置は、上記携帯電話に限らず、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、映像モニタ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができる。このような電子機器は、安価でありながら信頼性に優れたものとなる。
【０１４２】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【０１４３】
【図１】本発明に係るアクティブマトリクス基板の一部を拡大した平面図。
【図２】（Ａ）は図１に示すＡ−Ａ断面図、（Ｂ）は図１に示すＢ−Ｂ断面図、（Ｃ）は図１に示すＣ−Ｃ断面図。
【図３】実施形態に係る液晶表示装置の等価回路図。
【図４】液晶表示装置のの全体構成を示す平面図。
【図５】（ａ）は液滴吐出装置の一例を示す図、（ｂ）は吐出ヘッドの概略図。
【図６】アクティブマトリクス基板の製造方法を説明するための図。
【図７】アクティブマトリクス基板の製造方法を説明するための図。
【図８】アクティブマトリクス基板の製造方法を説明するための図。
【図９】アクティブマトリクス基板の製造方法を説明するための図。
【図１０】アクティブマトリクス基板の製造方法を説明するための図。
【図１１】アクティブマトリクス基板の製造方法を説明するための図。
【図１２】アクティブマトリクス基板の製造方法を説明するための図。
【図１３】アクティブマトリクス基板の製造方法を説明するための図。
【図１４】アクティブマトリクス基板の製造方法を説明するための図。
【図１５】アクティブマトリクス基板の製造方法を説明するための図。
【図１６】Ｃａｐコート法を説明するための概略断面図。
【図１７】電子機器の一例を示す斜視構成図。
【符号の説明】
【０１４４】
Ｐ…基板、Ｌ１…第１層（ファーストレイヤー）、ＩＪ…液滴吐出装置、１…アクティブマトリクス基板、１０…ＴＦＴ（スイッチング素子）、１１…半導体層、１２…アモルファスシリコン層、１３…Ｎ＋ シリコン層、１６…ゲート電極、１７…ゲート絶縁膜、１８…ソース電極、１９…ドレイン電極、２０…画素電極、２５…容量部、２６…補助電極、２７…容量線（容量部の導電線）、２８…絶縁膜（容量部）、３０…ソース線（信号線）、３１…ゲート線（走査線）、３５，３６…補助導電膜、３９…保護膜、４０，４１…バンク、４５…レジスト膜、５０…対向基板、１００…液晶表示装置。
【特許請求の範囲】
【請求項１】
画素電極と、該画素電極に対応するスイッチング素子とを有する画素構造であって、
前記画素電極と前記スイッチング素子とが同一の基板上に形成されており、
前記スイッチング素子における半導体層に比べて前記基板側の層に前記画素電極が配されていることを特徴とする画素構造。
【請求項２】
前記画素電極が前記基板上の第１層に配されていることを特徴とする請求項１に記載の画素構造。
【請求項３】
前記画素電極に対応する容量部をさらに有し、
前記画素電極と前記容量部を構成する導電線とが前記基板上の同一層に配されていることを特徴とする請求項１または請求項２に記載の画素構造。
【請求項４】
前記画素電極と前記容量部の導電線とが同一の材料膜を含むことを特徴とする請求項３に記載の画素構造。
【請求項５】
前記画素電極に電気的に接続された補助電極が、絶縁膜を間に挟んで前記容量部の導電線を覆っていることを特徴とする請求項３または請求項４に記載の画素構造。
【請求項６】
前記画素電極、前記容量部の導電線、前記補助電極、及び前記絶縁膜がそれぞれ透光性の膜からなることを特徴とする請求項５に記載の画素構造。
【請求項７】
前記基板には、前記画素電極及び／又は前記容量部を区画するバンクが形成されていることを特徴とする請求項１から請求項６のいずれかに記載の画素構造。
【請求項８】
前記スイッチング素子が薄膜トランジスタであり、
前記スイッチング素子におけるゲート電極と前記画素電極とが前記基板上の同一層に配されていることを特徴とする請求項１から請求項７のいずれかに記載の画素構造。
【請求項９】
前記基板には、前記画素電極及び／又は前記ゲート電極を区画するバンクが形成されていることを特徴とする請求項８に記載の画素構造。
【請求項１０】
ゲート線とソース線とがさらに、前記基板上の前記画素電極と同一層に配されていることを特徴とする請求項８または請求項９に記載の画素構造。
【請求項１１】
前記ゲート電極と前記ゲート線と前記ソース線とが同一の材料膜を含むことを特徴とする請求項１０に記載の画素構造。
【請求項１２】
前記基板上には、前記ゲート線及び／又は前記ソース線を区画するバンクが形成されていることを特徴とする請求項１０または請求項１１に記載の画素構造。
【請求項１３】
請求項１から請求項１２のいずれかに記載の画素構造を有することを特徴とするアクティブマトリクス基板。
【請求項１４】
画素電極と、該画素電極に対応するスイッチング素子とを有するアクティブマトリクス基板を製造する方法であって、
基板上に前記スイッチング素子の半導体層を形成する工程と、
前記半導体層の形成前に、前記基板上に前記画素電極を形成する工程とを有することを特徴とするアクティブマトリクス基板の製造方法。
【請求項１５】
前記画素電極の形成工程では、蒸着法、スパッタ法、及び液相法のうちの少なくとも１つを用いることを特徴とする請求項１４に記載のアクティブマトリクス基板の製造方法。
【請求項１６】
液相法を用いた前記画素電極の形成工程は、前記画素電極の配置領域を区画する区画部を前記基板上に形成する工程と、前記区画部で区画された領域に前記画素電極の液体材料を配置する工程と、前記画素電極の材料膜を熱処理する工程とを含むことを特徴とする請求項１５に記載のアクティブマトリクス基板の製造方法。
【請求項１７】
前記区画部は、バンクまたは前記画素電極の材料に対して撥液性を示す領域であることを特徴とする請求項１６に記載のアクティブマトリクス基板の製造方法。
【請求項１８】
フォトリソグラフィ法を用いて前記バンクを形成することを特徴とする請求項１７に記載のアクティブマトリクス基板の製造方法。
【請求項１９】
自己組織化膜を用いて前記撥液性を示す領域を形成することを特徴とする請求項１７に記載のアクティブマトリクス基板の製造方法。
【請求項２０】
前記半導体層の形成前に、前記画素電極に対応する容量部を前記基板上に形成する工程をさらに有しており、
前記画素電極の形成工程と前記容量部の形成工程とは、区画部の形成、材料配置、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことを特徴とする請求項１４から請求項１９のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項２１】
前記スイッチング素子が薄膜トランジスタであり、
前記半導体層の形成前に、ゲート電極を前記基板上に形成する工程をさらに有しており、
前記ゲート電極の形成工程では、液相法を用いることを特徴とする請求項１４から請求項２０のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項２２】
前記画素電極の形成工程と前記ゲート電極の形成工程とは、区画部の形成、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことを特徴とする請求項２１に記載のアクティブマトリクス基板の製造方法。
【請求項２３】
前記半導体層に電気的に接続されるドレイン電極の形成工程とソース電極の形成工程とをさらに有しており、
前記ドレイン電極の形成工程と前記ソース電極の形成工程とでは、液相法を用いることを特徴とする請求項２１または請求項２２に記載のアクティブマトリクス基板の製造方法。
【請求項２４】
前記ドレイン電極の形成と同時に、該ドレイン電極を介した前記半導体層と前記画素電極との電気的接続を行うことを特徴とする請求項２３に記載のアクティブマトリクス基板の製造方法。
【請求項２５】
前記ソース電極の形成と同時に、該ソース電極を介した前記半導体層と前記ソース線との電気的接続を行うことを特徴とする請求項２３に記載のアクティブマトリクス基板の製造方法。
【請求項２６】
互いに交差するゲート線及びソース線を前記基板上に形成する工程をさらに有しており、
前記ゲート線及び前記ソース線の形成工程では、液相法を用いることを特徴とする請求項２１から請求項２５のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項２７】
前記ゲート線及び前記ソース線の形成工程は、前記半導体層の形成前に交差部分で一方の線が分割された交差パターンの導電膜を形成する第１工程と、前記半導体層の形成後に前記分割された導電膜を電気的に接続する第２工程とを含むことを特徴とする請求項２５に記載のアクティブマトリクス基板の製造方法。
【請求項２８】
前記ゲート線及び前記ソース線の形成における前記第１工程と、前記ゲート電極の形成工程とは、区画部の形成、材料配置、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことを特徴とする請求項２７に記載のアクティブマトリクス基板の製造方法。
【請求項２９】
前記ゲート線及び前記ソース線の形成における前記第２工程と、前記ドレイン電極の形成工程と、前記ソース電極の形成工程とでは、区画部の形成、材料配置、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことを特徴とする請求項２７または請求項２８に記載のアクティブマトリクス基板の製造方法。
【請求項３０】
請求項１３に記載のアクティブマトリクス基板を備えることを特徴とする電気光学装置。
【請求項３１】
請求項３１に記載の電気光学装置を備えることを特徴とする電子機器。
【請求項１】
画素電極と、該画素電極に対応するスイッチング素子とを有する画素構造であって、
前記画素電極と前記スイッチング素子とが同一の基板上に形成されており、
前記スイッチング素子における半導体層に比べて前記基板側の層に前記画素電極が配されていることを特徴とする画素構造。
【請求項２】
前記画素電極が前記基板上の第１層に配されていることを特徴とする請求項１に記載の画素構造。
【請求項３】
前記画素電極に対応する容量部をさらに有し、
前記画素電極と前記容量部を構成する導電線とが前記基板上の同一層に配されていることを特徴とする請求項１または請求項２に記載の画素構造。
【請求項４】
前記画素電極と前記容量部の導電線とが同一の材料膜を含むことを特徴とする請求項３に記載の画素構造。
【請求項５】
前記画素電極に電気的に接続された補助電極が、絶縁膜を間に挟んで前記容量部の導電線を覆っていることを特徴とする請求項３または請求項４に記載の画素構造。
【請求項６】
前記画素電極、前記容量部の導電線、前記補助電極、及び前記絶縁膜がそれぞれ透光性の膜からなることを特徴とする請求項５に記載の画素構造。
【請求項７】
前記基板には、前記画素電極及び／又は前記容量部を区画するバンクが形成されていることを特徴とする請求項１から請求項６のいずれかに記載の画素構造。
【請求項８】
前記スイッチング素子が薄膜トランジスタであり、
前記スイッチング素子におけるゲート電極と前記画素電極とが前記基板上の同一層に配されていることを特徴とする請求項１から請求項７のいずれかに記載の画素構造。
【請求項９】
前記基板には、前記画素電極及び／又は前記ゲート電極を区画するバンクが形成されていることを特徴とする請求項８に記載の画素構造。
【請求項１０】
ゲート線とソース線とがさらに、前記基板上の前記画素電極と同一層に配されていることを特徴とする請求項８または請求項９に記載の画素構造。
【請求項１１】
前記ゲート電極と前記ゲート線と前記ソース線とが同一の材料膜を含むことを特徴とする請求項１０に記載の画素構造。
【請求項１２】
前記基板上には、前記ゲート線及び／又は前記ソース線を区画するバンクが形成されていることを特徴とする請求項１０または請求項１１に記載の画素構造。
【請求項１３】
請求項１から請求項１２のいずれかに記載の画素構造を有することを特徴とするアクティブマトリクス基板。
【請求項１４】
画素電極と、該画素電極に対応するスイッチング素子とを有するアクティブマトリクス基板を製造する方法であって、
基板上に前記スイッチング素子の半導体層を形成する工程と、
前記半導体層の形成前に、前記基板上に前記画素電極を形成する工程とを有することを特徴とするアクティブマトリクス基板の製造方法。
【請求項１５】
前記画素電極の形成工程では、蒸着法、スパッタ法、及び液相法のうちの少なくとも１つを用いることを特徴とする請求項１４に記載のアクティブマトリクス基板の製造方法。
【請求項１６】
液相法を用いた前記画素電極の形成工程は、前記画素電極の配置領域を区画する区画部を前記基板上に形成する工程と、前記区画部で区画された領域に前記画素電極の液体材料を配置する工程と、前記画素電極の材料膜を熱処理する工程とを含むことを特徴とする請求項１５に記載のアクティブマトリクス基板の製造方法。
【請求項１７】
前記区画部は、バンクまたは前記画素電極の材料に対して撥液性を示す領域であることを特徴とする請求項１６に記載のアクティブマトリクス基板の製造方法。
【請求項１８】
フォトリソグラフィ法を用いて前記バンクを形成することを特徴とする請求項１７に記載のアクティブマトリクス基板の製造方法。
【請求項１９】
自己組織化膜を用いて前記撥液性を示す領域を形成することを特徴とする請求項１７に記載のアクティブマトリクス基板の製造方法。
【請求項２０】
前記半導体層の形成前に、前記画素電極に対応する容量部を前記基板上に形成する工程をさらに有しており、
前記画素電極の形成工程と前記容量部の形成工程とは、区画部の形成、材料配置、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことを特徴とする請求項１４から請求項１９のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項２１】
前記スイッチング素子が薄膜トランジスタであり、
前記半導体層の形成前に、ゲート電極を前記基板上に形成する工程をさらに有しており、
前記ゲート電極の形成工程では、液相法を用いることを特徴とする請求項１４から請求項２０のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項２２】
前記画素電極の形成工程と前記ゲート電極の形成工程とは、区画部の形成、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことを特徴とする請求項２１に記載のアクティブマトリクス基板の製造方法。
【請求項２３】
前記半導体層に電気的に接続されるドレイン電極の形成工程とソース電極の形成工程とをさらに有しており、
前記ドレイン電極の形成工程と前記ソース電極の形成工程とでは、液相法を用いることを特徴とする請求項２１または請求項２２に記載のアクティブマトリクス基板の製造方法。
【請求項２４】
前記ドレイン電極の形成と同時に、該ドレイン電極を介した前記半導体層と前記画素電極との電気的接続を行うことを特徴とする請求項２３に記載のアクティブマトリクス基板の製造方法。
【請求項２５】
前記ソース電極の形成と同時に、該ソース電極を介した前記半導体層と前記ソース線との電気的接続を行うことを特徴とする請求項２３に記載のアクティブマトリクス基板の製造方法。
【請求項２６】
互いに交差するゲート線及びソース線を前記基板上に形成する工程をさらに有しており、
前記ゲート線及び前記ソース線の形成工程では、液相法を用いることを特徴とする請求項２１から請求項２５のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項２７】
前記ゲート線及び前記ソース線の形成工程は、前記半導体層の形成前に交差部分で一方の線が分割された交差パターンの導電膜を形成する第１工程と、前記半導体層の形成後に前記分割された導電膜を電気的に接続する第２工程とを含むことを特徴とする請求項２５に記載のアクティブマトリクス基板の製造方法。
【請求項２８】
前記ゲート線及び前記ソース線の形成における前記第１工程と、前記ゲート電極の形成工程とは、区画部の形成、材料配置、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことを特徴とする請求項２７に記載のアクティブマトリクス基板の製造方法。
【請求項２９】
前記ゲート線及び前記ソース線の形成における前記第２工程と、前記ドレイン電極の形成工程と、前記ソース電極の形成工程とでは、区画部の形成、材料配置、及び材料膜の熱処理のうちの少なくとも１つの工程を同じタイミングで行うことを特徴とする請求項２７または請求項２８に記載のアクティブマトリクス基板の製造方法。
【請求項３０】
請求項１３に記載のアクティブマトリクス基板を備えることを特徴とする電気光学装置。
【請求項３１】
請求項３１に記載の電気光学装置を備えることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００６−２５１１２０（Ｐ２００６−２５１１２０Ａ）
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願番号】特願２００５−６４９８８（Ｐ２００５−６４９８８）
【出願日】平成１７年３月９日（２００５．３．９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願日】平成１７年３月９日（２００５．３．９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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