半導体装置および半導体装置の作製方法
【課題】トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形成し、見かけ上のチャネル長に対してチャネル長を長くする方法は、溝を掘るためにフォトリソグラフィ工程を余分に行う必要があり、コストや歩留まりの観点で問題があった。
【解決手段】ゲート電極または絶縁表面を有する構造物を利用し、三次元形状のチャネル領域を形成することにより、チャネル長が、上面から見たチャネル長に対して３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとする。
【解決手段】ゲート電極または絶縁表面を有する構造物を利用し、三次元形状のチャネル領域を形成することにより、チャネル長が、上面から見たチャネル長に対して３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとする。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、および発光素子を有する発光表示装置、ならびにそれらを部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用する装置全般を指し、半導体記憶装置、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
半導体記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はよく知られた製品であり、今日においても各種電子機器の中で使われている。ＤＲＡＭの中核部を構成するメモリセルは書き込みおよび読み出し用のトランジスタとキャパシタによって構成されている。
【０００４】
ＤＲＡＭは、他の半導体集積回路と同様にスケーリング則に従って回路パターンの微細化が進められてきたが、デザインルールを１００ｎｍ以下にすることは難しいと考えられていた時期もあった。その理由の一つとして、トランジスタのチャネル長が１００ｎｍ以下となると、短チャネル効果によりパンチスルー電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなるということがある。パンチスルー電流を防ぐには、シリコンウェハに高濃度の不純物をドーピングすればよいが、そうするとソースとウェハ間またはドレインとウェハ間に接合リーク電流が流れやすくなり、結局はメモリの保持特性を低下させてしまう原因となってしまい、この問題の解決策としては適切ではなかった。
【０００５】
このような問題に対して、メモリセルを構成するトランジスタを三次元に形成し、一つのメモリセルが占める面積を縮小しつつ、トランジスタのチャネル長を短チャネル効果が生じない程度に維持する方法が考えられてきた。例えば、トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形成し、その溝の壁面に沿ってゲート絶縁膜を形成し、さらにその溝にゲート電極を埋め込んだ構造が開示されている（非特許文献１参照。）。
【０００６】
このような構造をチャネル部に有するトランジスタは、ソース領域とドレイン領域の間を流れる電流が溝部分を回り込む形で流れるためチャネル長が長くなっている。このため、トランジスタの占有面積を縮小しつつ、短チャネル効果を抑制できるといった効果を奏する。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｋｉｎａｍ Ｋｉｍ、「Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ， ２００５． ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、２００５年１２月、ｐ． ３３３ − ３３６
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形成する方法は、溝を掘るためにフォトリソグラフィ工程を余分に行う必要があり、コストや歩留まりの観点で問題があった。
【０００９】
また、縦長溝に対してゲート絶縁膜などを成膜する場合、スパッタリング法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法では、溝の入り口付近で膜の堆積量が増加し、溝が成膜材料で塞がってしまうことがあった。そのため、被覆性の高い成膜方法を選定する必要があった。具体的には、比較的コスト高となる原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはシリコンウェハなどでしか使用できない熱酸化法などに限られる問題があった。
【００１０】
そこで、縦長溝を用いずに、見かけ上のチャネル長に対して、チャネル長を長くする構造を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様は、三次元形状のチャネル領域を形成することにより、上面から見た一対の電極間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’が３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとするようにゲート電極または絶縁表面を有する構造物を基板上に設けることを技術的思想とする。
【００１２】
本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜上にあり、かつ少なくとも一部がゲート電極と重畳する半導体膜と、半導体膜と接し、かつゲート電極と重畳しない一対の電極と、を有し、上面から見た一対の電極間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’が３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さである半導体装置である。
【００１３】
また、第１のゲート電極と、第１のゲート電極に重畳し、第１のゲート電極よりも上面形状の小さい第２のゲート電極と、第１のゲート電極および第２のゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜上にあり、かつ少なくとも一部が第２のゲート電極と重畳する半導体膜と、半導体膜と接し、第１のゲート電極と重畳し、かつ第２のゲート電極と重畳しない一対の電極と、を有する半導体装置である。なお、第１のゲート電極および第２のゲート電極を同一材料としても構わない。
【００１４】
また、絶縁表面を有する構造物と、少なくとも構造物の一部と重畳する半導体膜と、半導体膜と接し、かつ構造物と重畳しない一対の電極と、半導体膜を覆うゲート絶縁膜と、ゲート絶縁膜を介して半導体膜上のゲート電極と、を有し、上面から見た一対の電極間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’が３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さである半導体装置である。
【００１５】
半導体膜は酸化物半導体膜または結晶シリコン膜（微結晶シリコン膜、多結晶シリコン膜など）を用いればよい。
【００１６】
絶縁表面を有する構造物の材料は、後の熱処理に耐える材料であればよく、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどの無機化合物またはポリイミドなどの有機化合物を用いればよい。または、導電性を有する材料の表面を絶縁化処理して用いても構わない。
【００１７】
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下、窒素が０．５ａｔｏｍｉｃ％以上１５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以上３５ａｔｏｍｉｃ％以下、水素が０ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下、窒素が２０ａｔｏｍｉｃ％以上５５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以上３５ａｔｏｍｉｃ％以下、水素が１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００ａｔｏｍｉｃ％を超えない値をとる。
【００１８】
酸化窒化アルミニウムとは、その組成において、窒素よりも酸素の含有量が多いものを示す。また、窒化酸化アルミニウムとは、その組成において、酸素よりも窒素の含有量が多いものを示す。
【発明の効果】
【００１９】
本発明の一態様により、短チャネル効果の影響を低減し、かつ半導体装置を集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図２】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図３】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図４】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図５】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図６】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図７】本発明の一態様である半導体装置の一例を示す断面図。
【図８】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図および断面図ならびにその電気特性の一例を示す図。
【図９】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図およびその電気特性の一例を示す図。
【図１０】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図。
【図１１】本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図１２】本発明の一態様であるトランジスタを用いた表示装置の一例を示す回路図。
【図１３】本発明の一態様を用いた電子機器の一例を示す斜視図。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２２】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００２３】
また、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
【００２４】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。
【００２５】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００２６】
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの一例について図１を用いて説明する。
【００２７】
図１（Ａ）はトランジスタの上面図である。図１（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図１（Ｂ）に示すＡ−Ｂ断面および図１（Ｃ）に示すＣ−Ｄ断面に対応する。なお、図１（Ａ）では、簡単のため保護絶縁膜１１８およびゲート絶縁膜１１２を省略して示す。
【００２８】
ここでは、図１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００２９】
Ａ−Ｂ断面は、基板１００と、基板１００上の第１のゲート電極１０４と、第１のゲート電極１０４上の第１のゲート電極１０４よりも上面形状の小さい第２のゲート電極１０５と、第１のゲート電極１０４および第２のゲート電極１０５を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２上にあり、かつ少なくとも一部が第２のゲート電極１０５と重畳する半導体膜１０６と、半導体膜１０６上にあり半導体膜１０６と一部が接する一対の電極１１６と、ゲート絶縁膜１１２、半導体膜１０６および一対の電極１１６を覆う保護絶縁膜１１８と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【００３０】
第１のゲート電極１０４および第２のゲート電極１０５は、幅および高さを以下のように選択する。具体的には、第１のゲート電極１０４および第２のゲート電極１０５を用い、三次元形状のチャネル領域を形成することにより、一対の電極１１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、第２のゲート電極１０５の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上としてもよい。
【００３１】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００３２】
また、基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００３３】
第１のゲート電極１０４および第２のゲート電極１０５は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一以上選択し、単層でまたは積層で用いればよい。また、第１のゲート電極１０４および第２のゲート電極１０５として酸化物を用いる場合は、５×１０１９ｃｍ−３以上２０ａｔｏｍｉｃ％以下、好ましくは１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含んでもよい。例えば、１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含み、かつＩｎ、ＧａおよびＺｎを含む酸化物膜を用いるとよい。酸化物膜を第１のゲート電極１０４に用いる場合、酸化物膜は金属膜と比べて抵抗が高いため、ゲート電極全体（第１のゲート電極１０４および第２のゲート電極１０５）の抵抗を低減するために、第２のゲート電極１０５としてシート抵抗が１０Ω／ｓｑ以下の低抵抗膜を用いると好ましい。また、第１のゲート電極１０４と第２のゲート電極１０５とは、仕事関数差が０．６ｅＶ以内、好ましくは０．２ｅＶ以内、さらに好ましくは０．１ｅＶ以内となる材料を用いることが好ましい。第１のゲート電極１０４および第２のゲート電極１０５を前述の範囲の仕事関数差とすることで、トランジスタの電気特性をより良好にすることが可能となる。なお、単位がｃｍ−３の濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析によって定量化しており、単位がａｔｏｍｉｃ％の濃度はＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって定量化している。なお、便宜上第１のゲート電極１０４および第２のゲート電極１０５を分けて表記しているが、所望の形状を得られるのであれば第１のゲート電極１０４および第２のゲート電極１０５に同一材料を用いても構わない。
【００３４】
半導体膜１０６は、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法または蒸着法などを用い、酸化物半導体膜または結晶シリコン膜を形成すればよい。酸化物半導体膜を用いる場合、例えば、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた二種以上を含む材料を用いればよい。
【００３５】
酸化物半導体膜として、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【００３６】
なお、一例として、酸化物半導体膜としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎが０．５以上５０以下、好ましくはＩｎ／Ｚｎが１以上２０以下、さらに好ましくはＩｎ／Ｚｎが１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【００３７】
酸化物半導体膜として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００３８】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００３９】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００４０】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００４１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００４２】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００４３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００４４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００４５】
ゲート絶縁膜１１２および保護絶縁膜１１８は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウムまたは酸化ジルコニウムなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、プラズマＣＶＤ法、スパッタリング法などで形成すればよい。半導体膜１０６に酸化物半導体膜を用いる場合、ゲート絶縁膜１１２および保護絶縁膜１１８は、加熱処理により酸素を放出する膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、半導体膜１０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【００４６】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００４７】
ここで、ＴＤＳ分析にて、酸素の放出量の測定方法について、以下に説明する。
【００４８】
ＴＤＳ分析したときの気体の放出量は、所定の温度範囲におけるイオン強度の積分値に比例する。このため、測定したイオン強度の積分値と、標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、所定の原子に相当するイオン強度の積分値に対する所定の原子の密度の割合である。
【００４９】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００５０】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
【００５１】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００５２】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量について見積もることができる。
【００５３】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００５４】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００５５】
ゲート絶縁膜１１２または保護絶縁膜１１８から酸化物半導体膜である半導体膜１０６に酸素が供給されることで、半導体膜１０６とゲート絶縁膜１１２との界面準位密度、または半導体膜１０６と保護絶縁膜１１８との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、半導体膜１０６とゲート絶縁膜１１２との界面、または半導体膜１０６と保護絶縁膜１１８との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００５６】
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。ゲート絶縁膜１１２または保護絶縁膜１１８から半導体膜１０６に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【００５７】
一対の電極１１６は、第１のゲート電極１０４および第２のゲート電極１０５で示した金属膜、金属窒化物膜、金属酸化物膜または合金膜などを単層でまたは積層で用いればよい。
【００５８】
以上のように、形状の異なる第１のゲート電極１０４および第２のゲート電極１０５を設け、少なくとも一部が第１のゲート電極１０４および第２のゲート電極１０５と重畳する半導体膜１０６を形成することによって、上面図で見る一対の電極１１６間距離である見かけ上のチャネル長Ｌに対し、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【００５９】
本実施の形態に示すトランジスタを作製する方法を例示する。
【００６０】
まず、基板１００上に第１のゲート電極１０４を形成し、次に第１のゲート電極１０４上に第１のゲート電極１０４よりも上面形状の小さい第２のゲート電極１０５を形成し、次に第１のゲート電極１０４および第２のゲート電極１０５を覆うゲート絶縁膜１１２を形成し、次にゲート絶縁膜１１２上にあり、かつ少なくとも一部が第２のゲート電極１０５と重畳する半導体膜１０６を形成し、次に半導体膜１０６上にあり半導体膜１０６と一部が接する一対の電極１１６を形成し、次にゲート絶縁膜１１２、半導体膜１０６および一対の電極１１６を覆う保護絶縁膜１１８を形成する。
【００６１】
例えば、第１のゲート電極１０４および第２のゲート電極１０５は、まず、第１のゲート電極１０４となる第１の導電膜、および第２のゲート電極１０５となる第２の導電膜をこの順番で成膜し、該第２の導電膜上にレジストマスクを形成する。次に第１の導電膜および第２の導電膜を同様の上面形状にエッチングする。次に第１の導電膜に対し第２の導電膜のエッチングレートが速い条件でエッチングすることで、第２の導電膜が細らせ、第１のゲート電極１０４よりも上面形状の小さい第２のゲート電極１０５を形成することができる。
【００６２】
なお、第１のゲート電極１０４および第２のゲート電極１０５に対して、逆スパッタリング処理などのプラズマ処理を行っても構わない。このような処理を行うことによって、第１のゲート電極１０４および第２のゲート電極１０５の上端部の角をとって曲面形状にでき、その後形成するゲート絶縁膜１１２および半導体膜１０６の被覆性を高めることができる。
【００６３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００６４】
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタとは異なる構造のトランジスタについて図２を用いて説明する。
【００６５】
図２は本発明の一態様であるトランジスタの上面図および断面図である。図２（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図２（Ｂ）に示すＡ−Ｂ断面および図２（Ｃ）に示すＣ−Ｄ断面に対応する。なお、図２（Ａ）では、簡単のため保護絶縁膜２１８およびゲート絶縁膜２１２を省略して示す。
【００６６】
以下に、図２（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００６７】
Ａ−Ｂ断面は、基板２００と、基板２００上の第１のゲート電極２０４と、第１のゲート電極２０４上の第１のゲート電極２０４よりも上面形状の小さい第２のゲート電極２０５と、第１のゲート電極２０４および第２のゲート電極２０５を覆うゲート絶縁膜２１２と、ゲート絶縁膜２１２上の一対の電極２１６と、ゲート絶縁膜２１２上にあり、一部が一対の電極２１６と接し、かつ少なくとも一部が第２のゲート電極２０５と重畳する半導体膜２０６と、ゲート絶縁膜２１２、半導体膜２０６および一対の電極２１６を覆う保護絶縁膜２１８と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【００６８】
第１のゲート電極２０４および第２のゲート電極２０５は、幅および高さを以下のように選択する。具体的には、第１のゲート電極２０４および第２のゲート電極２０５を用い、三次元形状のチャネル領域を形成することにより、一対の電極２１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、第２のゲート電極２０５の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上としてもよい。
【００６９】
なお、基板２００、第１のゲート電極２０４、第２のゲート電極２０５、ゲート絶縁膜２１２、一対の電極２１６および保護絶縁膜２１８は、それぞれ実施の形態１で示す基板１００、第１のゲート電極１０４、第２のゲート電極１０５、ゲート絶縁膜１１２、一対の電極１１６および保護絶縁膜１１８を参照する。
【００７０】
第１のゲート電極２０４および第２のゲート電極２０５を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極２１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【００７１】
本実施の形態に示すトランジスタを作製する方法を例示する。
【００７２】
まず、基板２００上に第１のゲート電極２０４を形成し、次に第１のゲート電極２０４上に第１のゲート電極２０４よりも上面形状の小さい第２のゲート電極２０５を形成し、次に第１のゲート電極２０４および第２のゲート電極２０５を覆うゲート絶縁膜２１２を形成し、次にゲート絶縁膜２１２上に一対の電極２１６を形成し、次にゲート絶縁膜２１２上にあり、一部が一対の電極２１６と接し、かつ少なくとも一部が第２のゲート電極２０５と重畳する半導体膜２０６を形成し、次にゲート絶縁膜２１２、半導体膜２０６および一対の電極２１６を覆う保護絶縁膜２１８を形成する。
【００７３】
なお、一対の電極２１６、第１のゲート電極２０４および第２のゲート電極２０５に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【００７４】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００７５】
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２に示したトランジスタとは異なる構造のトランジスタについて図３を用いて説明する。
【００７６】
図３は本発明の一態様であるトランジスタの上面図および断面図である。図３（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図３（Ｂ）に示すＡ−Ｂ断面および図３（Ｃ）に示すＣ−Ｄ断面に対応する。なお、図３（Ａ）では、簡単のため保護絶縁膜３１８およびゲート絶縁膜３１２を省略して示す。
【００７７】
以下に、図３（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００７８】
Ａ−Ｂ断面は、基板３００と、基板３００上のゲート電極３０５と、ゲート電極３０５を覆うゲート絶縁膜３１２と、ゲート絶縁膜３１２上にあり、少なくとも一部がゲート電極３０５と重畳する半導体膜３０６と、半導体膜３０６上にあり半導体膜３０６と一部が接する一対の電極３１６と、ゲート絶縁膜３１２、半導体膜３０６および一対の電極３１６を覆う保護絶縁膜３１８と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【００７９】
ゲート電極３０５は、幅および高さを以下のように選択する。具体的には、ゲート電極３０５を用い、三次元形状のチャネル領域を形成することにより、一対の電極３１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、ゲート電極３０５の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上としてもよい。
【００８０】
なお、基板３００、ゲート電極３０５、ゲート絶縁膜３１２、一対の電極３１６および保護絶縁膜３１８は、それぞれ実施の形態１で示す基板１００、第２のゲート電極１０５、ゲート絶縁膜１１２、一対の電極１１６および保護絶縁膜１１８を参照する。
【００８１】
ここで、基板上に下地絶縁膜を設ける場合、水素、窒素、ホウ素またはリンなどの半導体膜３０６中でキャリアを生成する不純物を放出する絶縁膜を設けると好ましい。このような構造とすることで、例えば加熱処理などによって下地絶縁膜から不純物を放出し、半導体膜３０６のゲート電極３０５と重畳しない領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
【００８２】
または、半導体膜３０６において、ゲート電極３０５と重畳しない領域に対し、プラズマ処理、イオンドーピング処理、イオン注入処理などの低抵抗化処理を行っても構わない。低抵抗化処理によって、半導体膜３０６にＬＤＤ領域を設けることができる。
【００８３】
ゲート電極３０５を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極３１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【００８４】
本実施の形態に示すトランジスタを作製する方法を例示する。
【００８５】
まず、基板３００上にゲート電極３０５を形成し、次にゲート電極３０５を覆うゲート絶縁膜３１２を形成し、次にゲート絶縁膜３１２上にあり、少なくとも一部がゲート電極３０５と重畳する半導体膜３０６を形成し、次に半導体膜３０６上にあり半導体膜３０６と一部が接する一対の電極３１６を形成し、次にゲート絶縁膜３１２、半導体膜３０６および一対の電極３１６を覆う保護絶縁膜３１８を形成する。
【００８６】
なお、ゲート電極３０５に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【００８７】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００８８】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示したトランジスタとは異なる構造のトランジスタについて図４を用いて説明する。
【００８９】
図４は本発明の一態様であるトランジスタの上面図および断面図である。図４（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図４（Ｂ）に示すＡ−Ｂ断面および図４（Ｃ）に示すＣ−Ｄ断面に対応する。なお、図４（Ａ）では、簡単のため保護絶縁膜４１８およびゲート絶縁膜４１２を省略して示す。
【００９０】
以下に、図４（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００９１】
Ａ−Ｂ断面は、基板４００と、基板４００上のゲート電極４０５と、ゲート電極４０５を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２上の一対の電極４１６と、ゲート絶縁膜４１２上にあり、一部が一対の電極４１６と接し、かつ少なくとも一部がゲート電極４０５と重畳する半導体膜４０６と、ゲート絶縁膜４１２、半導体膜４０６および一対の電極４１６を覆う保護絶縁膜４１８と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【００９２】
ゲート電極４０５は、幅および高さを以下のように選択する。具体的には、ゲート電極４０５を用い、三次元形状のチャネル領域を形成することにより、一対の電極４１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、ゲート電極４０５の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上としてもよい。
【００９３】
なお、基板４００、ゲート電極４０５、ゲート絶縁膜４１２、一対の電極４１６および保護絶縁膜４１８は、それぞれ実施の形態１で示す基板１００、第２のゲート電極１０５、ゲート絶縁膜１１２、一対の電極１１６および保護絶縁膜１１８を参照する。
【００９４】
ここで、基板上に下地絶縁膜を設ける場合、水素、窒素、ホウ素またはリンなどの半導体膜４０６中でキャリアを生成する不純物を放出する絶縁膜を設けると好ましい。このような構造とすることで、例えば加熱処理などによって下地絶縁膜から不純物を放出し、半導体膜４０６のゲート電極４０５と重畳しない領域にＬＤＤ領域を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
【００９５】
または、半導体膜４０６において、ゲート電極４０５と重畳しない領域に対し、プラズマ処理、イオンドーピング処理、イオン注入処理などの低抵抗化処理を行っても構わない。低抵抗化処理によって、半導体膜４０６にＬＤＤ領域を設けることができる。
【００９６】
ゲート電極４０５を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極４１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【００９７】
本実施の形態に示すトランジスタを作製する方法を例示する。
【００９８】
まず、基板４００上にゲート電極４０５を形成し、次にゲート電極４０５を覆うゲート絶縁膜４１２を形成し、次にゲート絶縁膜４１２上に一対の電極４１６を形成し、次にゲート絶縁膜４１２上にあり、一部が一対の電極４１６と接し、かつ少なくとも一部がゲート電極４０５と重畳する半導体膜４０６を形成し、次にゲート絶縁膜４１２、半導体膜４０６および一対の電極４１６を覆う保護絶縁膜４１８を形成する。
【００９９】
なお、一対の電極４１６およびゲート電極４０５に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【０１００】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１０１】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４に示したトランジスタとは異なる構造のトランジスタについて図５を用いて説明する。
【０１０２】
図５は本発明の一態様であるトランジスタの上面図および断面図である。図５（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図５（Ｂ）に示すＡ−Ｂ断面および図５（Ｃ）に示すＣ−Ｄ断面に対応する。なお、図５（Ａ）では、簡単のためゲート絶縁膜５１２を省略して示す。
【０１０３】
以下に、図５（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１０４】
Ａ−Ｂ断面は、基板５００と、基板５００上の構造物５０２と、少なくとも一部が構造物５０２と重畳する半導体膜５０６と、半導体膜５０６上にあり半導体膜５０６と一部が接する一対の電極５１６と、半導体膜５０６を覆うゲート絶縁膜５１２と、ゲート絶縁膜５１２を介して半導体膜５０６に重畳するゲート電極５０５と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【０１０５】
構造物５０２は、幅および高さを以下のように選択する。具体的には、構造物５０２を用い、三次元形状のチャネル領域を形成することにより、一対の電極５１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、構造物５０２の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上としてもよい。
【０１０６】
図５では、ゲート電極５０５と一対の電極５１６とが重畳するように記載しているが、これに限定されるものではない、例えば、ゲート電極５０５と一対の電極５１６とが重畳しなくても構わない。その場合、半導体膜５０６のゲート電極５０５と重畳しない領域に低抵抗化処理を行い、ＬＤＤ領域を設けても構わない。ＬＤＤ領域を設けることによってホットキャリア劣化などのトランジスタの劣化が抑制され、信頼性の高いトランジスタを作製することができる。また、一対の電極５１６とゲート電極５０５とで形成される寄生容量を低減することができるため、トランジスタの動作速度を速くすることができる。
【０１０７】
構造物５０２は、後の熱処理に耐える材料であればよく、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどの無機化合物またはポリイミドなどの有機化合物を用いればよい。
【０１０８】
半導体膜５０６が酸化物半導体膜であるとき、構造物５０２として、加熱処理により酸素を放出する膜を用いると好ましい。また、基板５００上に下地絶縁膜として、加熱処理により酸素を放出する膜を設けても構わない。構造物５０２および下地絶縁膜として、加熱処理により酸素を放出する膜を設けることで、半導体膜５０６と構造物５０２との界面の界面準位密度、または半導体膜５０６と下地絶縁膜との界面の界面準位密度、ならびに酸化物半導体膜である半導体膜５０６の酸素欠損を低減し、酸化物半導体膜である半導体膜５０６と構造物５０２または下地絶縁膜との界面におけるキャリア捕獲の影響を小さくすることができる。
【０１０９】
または、基板上に下地絶縁膜を設ける場合、水素、窒素、ホウ素またはリンなどの半導体膜５０６中でキャリアを生成する不純物を放出する絶縁膜を設けると好ましい。このような構造とすることで、例えば加熱処理などによって下地絶縁膜から不純物を放出し、半導体膜５０６の構造物５０２と重畳しない領域にＬＤＤ領域を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。また、構造物５０２を積層構造とし、下地絶縁膜と接する側に水素、窒素、ホウ素またはリンなどをほとんど透過しない膜を設け、ゲート絶縁膜５１２側に加熱処理により酸素を放出する膜を設けても構わない。構造物５０２に加熱処理により酸素を放出する膜を設けることで、形成されるチャネル領域において酸素欠損を低減でき、また、構造物５０２と半導体膜５０６との界面準位密度を低減することができる。そのため、トランジスタの電気特性および信頼性を向上させることができる。
【０１１０】
または、半導体膜５０６において、構造物５０２と重畳しない領域に対し、プラズマ処理、イオンドーピング処理、イオン注入処理などの低抵抗化処理を行っても構わない。低抵抗化処理によって、半導体膜５０６にＬＤＤ領域を設けることができる。
【０１１１】
なお、基板５００、ゲート電極５０５、ゲート絶縁膜５１２および一対の電極５１６は、それぞれ実施の形態１で示す基板１００、第２のゲート電極１０５、ゲート絶縁膜１１２および一対の電極１１６を参照する。
【０１１２】
構造物５０２を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極５１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【０１１３】
本実施の形態に示すトランジスタを作製する方法を例示する。
【０１１４】
まず、基板５００上に構造物５０２を形成し、次に少なくとも一部が構造物５０２と重畳する半導体膜５０６を形成し、次に半導体膜５０６上にあり半導体膜５０６と一部が接する一対の電極５１６を形成し、次に半導体膜５０６を覆うゲート絶縁膜５１２を形成し、次にゲート絶縁膜５１２を介して半導体膜５０６に重畳するゲート電極５０５を形成する。
【０１１５】
なお、一対の電極５１６および構造物５０２に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【０１１６】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１１７】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５に示したトランジスタとは異なる構造のトランジスタについて図６を用いて説明する。
【０１１８】
図６は本発明の一態様であるトランジスタの上面図および断面図である。図６（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図６（Ｂ）に示すＡ−Ｂ断面および図６（Ｃ）に示すＣ−Ｄ断面に対応する。
【０１１９】
以下に、図６（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１２０】
Ａ−Ｂ断面は、基板６００と、基板６００上の構造物６０２と、少なくとも一部が構造物６０２と重畳する半導体膜６０６と、半導体膜６０６下にあり半導体膜６０６と一部が接する一対の電極６１６と、半導体膜６０６を覆うゲート絶縁膜６１２と、ゲート絶縁膜６１２を介して半導体膜６０６に重畳するゲート電極６０５と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【０１２１】
構造物６０２は、幅および高さを最適化する必要がある。具体的には、構造物６０２を用い、三次元形状のチャネル領域を形成することにより、一対の電極６１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、構造物６０２の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上としてもよい。
【０１２２】
図６では、ゲート電極６０５と一対の電極６１６とが重畳するように記載しているが、これに限定されるものではない、例えば、ゲート電極６０５と一対の電極６１６とが重畳しなくても構わない。その場合、半導体膜６０６のゲート電極６０５と重畳しない領域に低抵抗化処理を行い、ＬＤＤ領域を設けても構わない。ＬＤＤ領域を設けることによってホットキャリア劣化などのトランジスタの劣化が抑制され、信頼性の高いトランジスタを作製することができる。また、一対の電極６１６とゲート電極６０５とで形成される寄生容量を低減することができるため、トランジスタの動作速度を速くすることができる。
【０１２３】
構造物６０２は、実施の形態５で示した構造物５０２と同様の材料を用いて形成すればよい。
【０１２４】
半導体膜６０６が酸化物半導体膜であるとき、構造物６０２は、加熱処理により酸素を放出する膜を用いると好ましい。また、基板６００上に下地絶縁膜として、加熱処理により酸素を放出する膜を設けても構わない。
【０１２５】
または、基板上に下地絶縁膜を設ける場合、水素、窒素、ホウ素またはリンなどの半導体膜６０６中でキャリアを生成する不純物を放出する絶縁膜を設けると好ましい。このような構造とすることで、例えば加熱処理などによって下地絶縁膜から不純物を放出し、半導体膜６０６の構造物６０２と重畳しない領域にＬＤＤ領域を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。また、構造物６０２を積層構造とし、下地絶縁膜と接する側に水素、窒素、ホウ素またはリンなどをほとんど透過しない膜を設け、ゲート絶縁膜６１２側に加熱処理により酸素を放出する膜を設けても構わない。構造物６０２に加熱処理により酸素を放出する膜を設けることで、形成されるチャネル領域において酸素欠損を低減でき、また、構造物６０２と半導体膜６０６との界面準位密度を低減することができる。そのため、トランジスタの電気特性および信頼性を向上させることができる。
【０１２６】
または、半導体膜６０６において、構造物６０２と重畳しない領域に対し、プラズマ処理、イオンドーピング処理、イオン注入処理などの低抵抗化処理を行っても構わない。低抵抗化処理によって、半導体膜６０６にＬＤＤ領域を設けることができる。
【０１２７】
なお、基板６００、ゲート電極６０５、ゲート絶縁膜６１２および一対の電極６１６は、それぞれ実施の形態１で示す基板１００、第２のゲート電極１０５、ゲート絶縁膜１１２および一対の電極１１６を参照する。
【０１２８】
構造物６０２を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極６１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【０１２９】
本実施の形態に示すトランジスタを作製する方法を例示する。
【０１３０】
まずは、基板６００上に構造物６０２を形成し、次に少なくとも一部が構造物６０２と重畳する半導体膜６０６を形成し、次に半導体膜６０６下にあり半導体膜６０６と一部が接する一対の電極６１６を形成し、次に半導体膜６０６を覆うゲート絶縁膜６１２を形成し、次にゲート絶縁膜６１２を介して半導体膜６０６に重畳するゲート電極６０５を形成する。
【０１３１】
なお、一対の電極６１６および構造物６０２に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【０１３２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１３３】
（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態６に示したトランジスタに適用可能なゲート電極または構造物の断面形状について、図７を用いて説明する。
【０１３４】
図７（Ａ）は、実施の形態１および実施の形態２において、上面図で見る一対の電極間距離である見かけ上のチャネル長Ｌに対して、さらにチャネル長Ｌ’を長くするために基板７００上に設けられた第１のゲート電極７０４、第２のゲート電極７０５ａ、第２のゲート電極７０５ｂおよび第２のゲート電極７０５ｃを示す断面形状である。ここで、基板７００、第１のゲート電極７０４、ならびに第２のゲート電極７０５ａ、第２のゲート電極７０５ｂおよび第２のゲート電極７０５ｃは、それぞれ実施の形態１および実施の形態２における基板１００および基板２００、第１のゲート電極１０４および第１のゲート電極２０４、ならびに第２のゲート電極１０５および第２のゲート電極２０５を参照する。
【０１３５】
第２のゲート電極７０５ａ、第２のゲート電極７０５ｂおよび第２のゲート電極７０５ｃを設けることで、実施の形態１および実施の形態２で示したトランジスタと比べ、さらに、その後形成する半導体膜が形成するチャネル長Ｌ’を長くすることができる。また、一つ一つの第２のゲート電極の厚さを薄くできるため、後に形成するゲート絶縁膜および半導体膜などの被覆性を高めることができる。なお、第２のゲート電極の形状は、第２のゲート電極７０５ａ、第２のゲート電極７０５ｂおよび第２のゲート電極７０５ｃに限定されるものではない。例えば、第２のゲート電極７０５ａおよび第２のゲート電極７０５ｂのみとしても構わないし、第２のゲート電極を四以上設けても構わない。
【０１３６】
図７（Ｂ）は、実施の形態３および実施の形態４において、上面図で見る一対の電極間距離である見かけ上のチャネル長Ｌに対して、さらにチャネル長Ｌ’を長くするために基板７００上に設けられたゲート電極７０５ｄ、ゲート電極７０５ｅおよびゲート電極７０５ｆを示す断面形状である。また、一つ一つのゲート電極の厚さを薄くできるため、後に形成するゲート絶縁膜および半導体膜などの被覆性を高めることができる。ゲート電極７０５ｄ、ゲート電極７０５ｅおよびゲート電極７０５ｆは、図示しないが電気的に接続されている。ここで、ゲート電極７０５ｄ、ゲート電極７０５ｅおよびゲート電極７０５ｆは、実施の形態３および実施の形態４におけるゲート電極３０５およびゲート電極４０５を参照する。
【０１３７】
ゲート電極７０５ｄ、ゲート電極７０５ｅおよびゲート電極７０５ｆを設けることで、実施の形態３および実施の形態４で示したトランジスタと比べ、さらに、その後形成する半導体膜が形成するチャネル長Ｌ’を長くすることができる。なお、ゲート電極の形状は、ゲート電極７０５ｄ、ゲート電極７０５ｅおよびゲート電極７０５ｆに限定されるものではない。例えば、ゲート電極７０５ｄおよびゲート電極７０５ｅのみとしても構わないし、ゲート電極を四以上設けても構わない。
【０１３８】
図７（Ｃ）は、実施の形態５および実施の形態６において、上面図で見る一対の電極間距離である見かけ上のチャネル長Ｌに対して、さらにチャネル長Ｌ’を長くするために基板７００上に設けられた構造物７０２ａ、構造物７０２ｂおよび構造物７０２ｃを示す断面形状である。また、一つ一つの構造物の厚さを薄くできるため、後に形成するゲート絶縁膜および半導体膜などの被覆性を高めることができる。ここで、構造物７０２ａ、構造物７０２ｂおよび構造物７０２ｃは、それぞれ実施の形態５および実施の形態６における構造物５０２および構造物６０２を参照する。
【０１３９】
構造物７０２ａ、構造物７０２ｂおよび構造物７０２ｃを設けることで、実施の形態５および実施の形態６で示したトランジスタと比べ、さらに、その後形成する半導体膜が形成するチャネル長Ｌ’を長くすることができる。なお、構造物の形状は、構造物７０２ａ、構造物７０２ｂおよび構造物７０２ｃに限定されるものではない。例えば、構造物７０２ａおよび構造物７０２ｂのみとしても構わないし、構造物を四以上設けても構わない。
【０１４０】
本実施の形態により、実施の形態１乃至実施の形態６で示したトランジスタよりもさらにチャネル長Ｌ’を長くすることが可能となる。そのため、さらにトランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【０１４１】
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態７のいずれかに示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０１４２】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
【０１４３】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持することで記憶を行うフラッシュメモリがある。
【０１４４】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態７のいずれかで示したトランジスタを適用することができる。
【０１４５】
まずは、実施の形態１乃至実施の形態７のいずれかで示したトランジスタを適用した半導体記憶装置を構成するメモリセルについて図８を用いて説明する。
【０１４６】
メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図８（Ａ）参照。）。
【０１４７】
ここで、図８（Ａ）に示すメモリセルを有する半導体記憶装置の集積度を高めていくと、トランジスタＴｒもそれに伴いサイズを縮小していく必要が生じる。ところが、単にトランジスタＴｒのサイズを縮小していくと、ある程度以下のサイズとしたとき、トランジスタＴｒにおける短チャネル効果が無視できなくなる。これは、短チャネル効果によりパンチスルー電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなるためである。
【０１４８】
本発明の一形態をトランジスタＴｒに適用することで、トランジスタＴｒの占有面積は小さくでき、かつチャネル長を長くすることができる。そのため、半導体記憶装置の集積度を高めることが可能となる。
【０１４９】
なお、キャパシタに保持された電位の時間変化は、トランジスタＴｒのオフ電流によって図８（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電位は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０１５０】
ここで、トランジスタＴｒのチャネル領域を形成する半導体膜に酸化物半導体膜を用いると、酸化物半導体膜を用いたトランジスタはオフ電流が小さくできるため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでメモリセルを構成すると、電力を供給せずに数日間〜数十年間に渡ってデータを保持することが可能となる。
【０１５１】
図８（Ｃ）および図８（Ｄ）に、それぞれ実施の形態１および実施の形態５で示したトランジスタで構成したメモリセルの断面構造を示す。なお、図８（Ｃ）および図８（Ｄ）には、実施の形態１乃至実施の形態７で示したいずれのトランジスタも適用することができるが、簡単のため上記トランジスタのみを示す。
【０１５２】
図８（Ｃ）は、基板１００上に設けられた半導体膜１０６を有するトランジスタ８０１およびキャパシタ８０２の断面構造である。なお、キャパシタ８０２は、第１のゲート電極１０４と同一層かつ同一材料の導電膜と、第２のゲート電極１０５と同一層かつ同一材料の導電膜と、で構成される第１の容量電極、一対の電極１１６の一方と接続する第２の容量電極およびゲート絶縁膜１１２と同一層かつ同一材料である誘電体層を有する。トランジスタ８０１のみならず、キャパシタ８０２に対しても本発明の一態様を適用することによって、三次元のキャパシタ形状を得ることができるため、キャパシタの占有面積も縮小することができる。なお、保護絶縁膜１１８は必ずしも設けなくてよい。
【０１５３】
図８（Ｄ）は、基板５００上に設けられた半導体膜５０６を有するトランジスタ８１１およびキャパシタ８１２の断面構造である。なお、キャパシタ８１２は、ゲート電極５０５と同一層かつ同一材料である第１の容量電極、一対の電極５１６の一方と接続する第２の容量電極およびゲート絶縁膜５１２と同一層かつ同一材料である誘電体層を有する。トランジスタ８１１のみならず、キャパシタ８１２に対しても本発明の一態様を適用することによって、三次元のキャパシタ形状を得ることができるため、キャパシタの占有面積も縮小することができる。
【０１５４】
以上のように、キャパシタに対して本発明の一態様を適用することができる。図示しないが、他の形態に上記したキャパシタの構造を適用しても構わない。
【０１５５】
以上のように、本発明の一態様によって、集積度を高めても短チャネル効果が低減され、長期間の信頼性が高く、かつ消費電力の小さい半導体記憶装置を得ることができる。
【０１５６】
次に、実施の形態１乃至実施の形態７のいずれかで示したトランジスタを適用した半導体記憶装置について図９を用いて説明する。
【０１５７】
図９（Ａ）は、半導体記憶装置を構成するメモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するノードＦＧと、を有する。
【０１５８】
図９（Ａ）に示すメモリセルを有する半導体記憶装置も、集積度を高めていくと、トランジスタＴｒ＿１およびトランジスタＴｒ＿２もそれに伴いサイズを縮小していく必要が生じる。図９（Ａ）に示すメモリセルは、図８（Ａ）に示すメモリセルと比べ、トランジスタの数が多いため、集積度を高めるにはさらにトランジスタサイズの縮小が重要となる。
【０１５９】
本発明の一形態をトランジスタＴｒ＿１およびトランジスタＴｒ＿２に適用することで、トランジスタＴｒ＿１およびトランジスタＴｒ＿２の占有面積は小さくでき、かつチャネル長を長くすることができる。そのため、図９（Ａ）に示すメモリセルを有する半導体記憶装置の集積度を高めることが可能となる。
【０１６０】
なお、図９（Ａ）に示すメモリセルを有する半導体記憶装置は、ノードＦＧの電位に応じて、トランジスタＴｒ＿２のしきい値が変動することを利用したものである。例えば、図９（Ｂ）は容量線ＣＬの電位ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄｓ＿２との関係を説明する図である。
【０１６１】
ここで、ノードＦＧは、トランジスタＴｒ＿１を介して、電位を調整することができる。例えば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ゲート線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＦＧの電位をＨＩＧＨにすることができる。また、ゲート線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＦＧの電位をＬＯＷにすることができる。
【０１６２】
そのため、ＦＧ＝ＬＯＷで示したＶＣＬ−Ｉｄｓ＿２カーブと、ＦＧ＝ＨＩＧＨで示したＶＣＬ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、ＦＧ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、ＦＧ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０１６３】
ここで、トランジスタＴｒ＿１として、チャネル領域を形成する半導体膜に酸化物半導体膜を用いたトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＦＧに蓄積された電荷がトランジスタＴｒ＿１を通して意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。
【０１６４】
なお、トランジスタＴｒ＿２として、チャネル領域を形成する半導体膜に酸化物半導体膜を用いたトランジスタを適用しても構わない。
【０１６５】
次に、図９（Ａ）に示したメモリセルにおいて、キャパシタを含まない構成について図１０を用いて説明する。
【０１６６】
図１０は、半導体記憶装置を構成するメモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン線ＤＬ＿２と、トランジスタＴｒ＿１のドレインと接続するトランジスタＴｒ＿２のゲートと、を有する。
【０１６７】
なお、トランジスタＴｒ＿１のチャネル領域を形成する半導体膜に酸化物半導体膜を用いると、キャパシタを設けなくてもトランジスタＴｒ＿１のドレインとトランジスタＴｒ＿２のゲートの間に電荷を保持できる。キャパシタを設けない構成であるため、小面積化が可能となり、キャパシタを設けた場合と比べ半導体記憶装置の集積度を高めることができる。
【０１６８】
半導体記憶装置の集積度を高めていくと、トランジスタＴｒ＿１およびトランジスタＴｒ＿２もそれに伴いサイズを縮小していく必要が生じる。キャパシタを設けない構成とすることで、半導体記憶装置に占めるトランジスタの割合が大きくなり、ますますトランジスタサイズの縮小が重要となる。
【０１６９】
本発明の一形態をトランジスタＴｒ＿１およびトランジスタＴｒ＿２に適用することで、トランジスタの占有面積は小さくした際も、チャネル長を長くすることができる。そのため、半導体記憶装置の集積度を高めることが可能となる。
【０１７０】
また、本実施の形態では、配線を４本または５本用いる形態を示したが、これに限定されるものではない。例えば、ソース線ＳＬ＿１とドレイン線ＤＬ＿２を共通にする構成としても構わない。
【０１７１】
以上のように、本発明の一態様によって、集積度を高めても短チャネル効果が低減され、長期間の信頼性が高く、かつ消費電力の小さい半導体記憶装置を得ることができる。
【０１７２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１７３】
（実施の形態９）
実施の形態１乃至実施の形態８の少なくともいずれかを一部に適用して、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０１７４】
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１７５】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１７６】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０１７７】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１７８】
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態８に記載されている記憶素子を用いることができる。
【０１７９】
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０１８０】
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１１（Ｂ）および図１１（Ｃ）の回路の説明を行う。
【０１８１】
図１１（Ｂ）および図１１（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０１８２】
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態８に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１８３】
図１１（Ｂ）では、スイッチング素子１１４１として、酸化物半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０１８４】
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０１８５】
また、図１１（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０１８６】
また、図１１（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０１８７】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０１８８】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０１８９】
ＣＰＵに実施の形態１乃至実施の形態８の少なくともいずれかを適用することにより、ＣＰＵの集積度を高めることが可能となる。また、ＣＰＵの消費電力を低減することが可能となる。
【０１９０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１９１】
（実施の形態１０）
本実施の形態では、実施の形態１乃至実施の形態７のいずれかに示したトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。
【０１９２】
図１２にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２０００を有する。画素２０００は、トランジスタ２０３０と、キャパシタ２０２０と、液晶素子２０１０と、を含む。こうした画素２０００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載する。
【０１９３】
トランジスタ２０３０は、実施の形態１乃至実施の形態７のいずれかで示したトランジスタを用いる。本発明の一態様であるトランジスタを用いることで、トランジスタの占有面積が低減するため、開口率の高い表示装置を得ることができる。この効果は画素数が多いときに顕著となる。
【０１９４】
ゲート線ＧＬはトランジスタ２０３０のゲートと接続し、ソース線ＳＬはトランジスタ２０３０のソースと接続し、トランジスタ２０３０のドレインは、キャパシタ２０２０の一方の容量電極および液晶素子２０１０の一方の画素電極と接続する。キャパシタ２０２０の他方の容量電極および液晶素子２０１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
【０１９５】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１乃至実施の形態７のいずれかに示したトランジスタを含んでもよい。該トランジスタを適用することで、トランジスタの占有面積が縮小できるため、表示装置の額縁面積を低減することが可能となる。また、消費電力を低減することができる。
【０１９６】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１乃至実施の形態７のいずれかに示したトランジスタを含んでもよい。該トランジスタを適用することで、トランジスタの占有面積が縮小できるため、表示装置の額縁面積を低減することが可能となる。また、消費電力を低減することができる。
【０１９７】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。
【０１９８】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０１９９】
ゲート線ＧＬにトランジスタ２０３０のしきい値電圧以上になるように電位を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２０３０のドレイン電流となってキャパシタ２０２０に電荷が蓄積される。１行分の充電後、該行にあるトランジスタ２０３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２０２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２０２０の充電を行う。このようにして、１行〜ｂ行の充電を行う。
【０２００】
なお、トランジスタ２０３０のチャネル領域を形成する半導体膜に酸化物半導体膜を用いる場合、電圧を維持する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、消費電力の低減が可能となる。また、キャパシタ２０２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【０２０１】
以上のように、本発明の一態様によって、開口率が高く、信頼性が高く、かつ消費電力の小さい液晶表示装置を得ることができる。
【０２０２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２０３】
（実施の形態１１）
本実施の形態では、実施の形態１乃至実施の形態１０のいずれかを適用した電子機器の例について説明する。
【０２０４】
図１３（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用することもできる。
【０２０５】
図１３（Ｂ）は、ディスプレイである。筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一態様を用いることで、表示部９３１１の画素数を多くしたときにも消費電力の小さいディスプレイとすることができる。
【０２０６】
図１３（Ｃ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一態様を適用することもできる。
【０２０７】
本発明の一態様を用いることで、電子機器のコストを下げることができる。また消費電力の小さい電子機器を得ることができる。
【０２０８】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【符号の説明】
【０２０９】
１００ 基板
１０４ 第１のゲート電極
１０５ 第２のゲート電極
１０６ 半導体膜
１１２ ゲート絶縁膜
１１６ 一対の電極
１１８ 保護絶縁膜
２００ 基板
２０４ 第１のゲート電極
２０５ 第２のゲート電極
２０６ 半導体膜
２１２ ゲート絶縁膜
２１６ 一対の電極
２１８ 保護絶縁膜
３００ 基板
３０５ ゲート電極
３０６ 半導体膜
３１２ ゲート絶縁膜
３１６ 一対の電極
３１８ 保護絶縁膜
４００ 基板
４０５ ゲート電極
４０６ 半導体膜
４１２ ゲート絶縁膜
４１６ 一対の電極
４１８ 保護絶縁膜
５００ 基板
５０２ 構造物
５０５ ゲート電極
５０６ 半導体膜
５１２ ゲート絶縁膜
５１６ 一対の電極
６００ 基板
６０２ 構造物
６０５ ゲート電極
６０６ 半導体膜
６１２ ゲート絶縁膜
６１６ 一対の電極
７００ 基板
７０２ａ 構造物
７０２ｂ 構造物
７０２ｃ 構造物
７０４ 第１のゲート電極
７０５ａ 第２のゲート電極
７０５ｂ 第２のゲート電極
７０５ｃ 第２のゲート電極
７０５ｄ ゲート電極
７０５ｅ ゲート電極
７０５ｆ ゲート電極
８０１ トランジスタ
８０２ キャパシタ
８１１ トランジスタ
８１２ キャパシタ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２０００ 画素
２０１０ 液晶素子
２０２０ キャパシタ
２０３０ トランジスタ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、および発光素子を有する発光表示装置、ならびにそれらを部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用する装置全般を指し、半導体記憶装置、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
半導体記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はよく知られた製品であり、今日においても各種電子機器の中で使われている。ＤＲＡＭの中核部を構成するメモリセルは書き込みおよび読み出し用のトランジスタとキャパシタによって構成されている。
【０００４】
ＤＲＡＭは、他の半導体集積回路と同様にスケーリング則に従って回路パターンの微細化が進められてきたが、デザインルールを１００ｎｍ以下にすることは難しいと考えられていた時期もあった。その理由の一つとして、トランジスタのチャネル長が１００ｎｍ以下となると、短チャネル効果によりパンチスルー電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなるということがある。パンチスルー電流を防ぐには、シリコンウェハに高濃度の不純物をドーピングすればよいが、そうするとソースとウェハ間またはドレインとウェハ間に接合リーク電流が流れやすくなり、結局はメモリの保持特性を低下させてしまう原因となってしまい、この問題の解決策としては適切ではなかった。
【０００５】
このような問題に対して、メモリセルを構成するトランジスタを三次元に形成し、一つのメモリセルが占める面積を縮小しつつ、トランジスタのチャネル長を短チャネル効果が生じない程度に維持する方法が考えられてきた。例えば、トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形成し、その溝の壁面に沿ってゲート絶縁膜を形成し、さらにその溝にゲート電極を埋め込んだ構造が開示されている（非特許文献１参照。）。
【０００６】
このような構造をチャネル部に有するトランジスタは、ソース領域とドレイン領域の間を流れる電流が溝部分を回り込む形で流れるためチャネル長が長くなっている。このため、トランジスタの占有面積を縮小しつつ、短チャネル効果を抑制できるといった効果を奏する。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｋｉｎａｍ Ｋｉｍ、「Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ， ２００５． ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、２００５年１２月、ｐ． ３３３ − ３３６
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形成する方法は、溝を掘るためにフォトリソグラフィ工程を余分に行う必要があり、コストや歩留まりの観点で問題があった。
【０００９】
また、縦長溝に対してゲート絶縁膜などを成膜する場合、スパッタリング法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法では、溝の入り口付近で膜の堆積量が増加し、溝が成膜材料で塞がってしまうことがあった。そのため、被覆性の高い成膜方法を選定する必要があった。具体的には、比較的コスト高となる原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはシリコンウェハなどでしか使用できない熱酸化法などに限られる問題があった。
【００１０】
そこで、縦長溝を用いずに、見かけ上のチャネル長に対して、チャネル長を長くする構造を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様は、三次元形状のチャネル領域を形成することにより、上面から見た一対の電極間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’が３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとするようにゲート電極または絶縁表面を有する構造物を基板上に設けることを技術的思想とする。
【００１２】
本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜上にあり、かつ少なくとも一部がゲート電極と重畳する半導体膜と、半導体膜と接し、かつゲート電極と重畳しない一対の電極と、を有し、上面から見た一対の電極間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’が３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さである半導体装置である。
【００１３】
また、第１のゲート電極と、第１のゲート電極に重畳し、第１のゲート電極よりも上面形状の小さい第２のゲート電極と、第１のゲート電極および第２のゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜上にあり、かつ少なくとも一部が第２のゲート電極と重畳する半導体膜と、半導体膜と接し、第１のゲート電極と重畳し、かつ第２のゲート電極と重畳しない一対の電極と、を有する半導体装置である。なお、第１のゲート電極および第２のゲート電極を同一材料としても構わない。
【００１４】
また、絶縁表面を有する構造物と、少なくとも構造物の一部と重畳する半導体膜と、半導体膜と接し、かつ構造物と重畳しない一対の電極と、半導体膜を覆うゲート絶縁膜と、ゲート絶縁膜を介して半導体膜上のゲート電極と、を有し、上面から見た一対の電極間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’が３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さである半導体装置である。
【００１５】
半導体膜は酸化物半導体膜または結晶シリコン膜（微結晶シリコン膜、多結晶シリコン膜など）を用いればよい。
【００１６】
絶縁表面を有する構造物の材料は、後の熱処理に耐える材料であればよく、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどの無機化合物またはポリイミドなどの有機化合物を用いればよい。または、導電性を有する材料の表面を絶縁化処理して用いても構わない。
【００１７】
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下、窒素が０．５ａｔｏｍｉｃ％以上１５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以上３５ａｔｏｍｉｃ％以下、水素が０ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下、窒素が２０ａｔｏｍｉｃ％以上５５ａｔｏｍｉｃ％以下、シリコンが２５ａｔｏｍｉｃ％以上３５ａｔｏｍｉｃ％以下、水素が１０ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００ａｔｏｍｉｃ％を超えない値をとる。
【００１８】
酸化窒化アルミニウムとは、その組成において、窒素よりも酸素の含有量が多いものを示す。また、窒化酸化アルミニウムとは、その組成において、酸素よりも窒素の含有量が多いものを示す。
【発明の効果】
【００１９】
本発明の一態様により、短チャネル効果の影響を低減し、かつ半導体装置を集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図２】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図３】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図４】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図５】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図６】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図７】本発明の一態様である半導体装置の一例を示す断面図。
【図８】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図および断面図ならびにその電気特性の一例を示す図。
【図９】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図およびその電気特性の一例を示す図。
【図１０】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図。
【図１１】本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図１２】本発明の一態様であるトランジスタを用いた表示装置の一例を示す回路図。
【図１３】本発明の一態様を用いた電子機器の一例を示す斜視図。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２２】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００２３】
また、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
【００２４】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。
【００２５】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００２６】
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの一例について図１を用いて説明する。
【００２７】
図１（Ａ）はトランジスタの上面図である。図１（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図１（Ｂ）に示すＡ−Ｂ断面および図１（Ｃ）に示すＣ−Ｄ断面に対応する。なお、図１（Ａ）では、簡単のため保護絶縁膜１１８およびゲート絶縁膜１１２を省略して示す。
【００２８】
ここでは、図１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００２９】
Ａ−Ｂ断面は、基板１００と、基板１００上の第１のゲート電極１０４と、第１のゲート電極１０４上の第１のゲート電極１０４よりも上面形状の小さい第２のゲート電極１０５と、第１のゲート電極１０４および第２のゲート電極１０５を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２上にあり、かつ少なくとも一部が第２のゲート電極１０５と重畳する半導体膜１０６と、半導体膜１０６上にあり半導体膜１０６と一部が接する一対の電極１１６と、ゲート絶縁膜１１２、半導体膜１０６および一対の電極１１６を覆う保護絶縁膜１１８と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【００３０】
第１のゲート電極１０４および第２のゲート電極１０５は、幅および高さを以下のように選択する。具体的には、第１のゲート電極１０４および第２のゲート電極１０５を用い、三次元形状のチャネル領域を形成することにより、一対の電極１１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、第２のゲート電極１０５の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上としてもよい。
【００３１】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００３２】
また、基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００３３】
第１のゲート電極１０４および第２のゲート電極１０５は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一以上選択し、単層でまたは積層で用いればよい。また、第１のゲート電極１０４および第２のゲート電極１０５として酸化物を用いる場合は、５×１０１９ｃｍ−３以上２０ａｔｏｍｉｃ％以下、好ましくは１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含んでもよい。例えば、１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含み、かつＩｎ、ＧａおよびＺｎを含む酸化物膜を用いるとよい。酸化物膜を第１のゲート電極１０４に用いる場合、酸化物膜は金属膜と比べて抵抗が高いため、ゲート電極全体（第１のゲート電極１０４および第２のゲート電極１０５）の抵抗を低減するために、第２のゲート電極１０５としてシート抵抗が１０Ω／ｓｑ以下の低抵抗膜を用いると好ましい。また、第１のゲート電極１０４と第２のゲート電極１０５とは、仕事関数差が０．６ｅＶ以内、好ましくは０．２ｅＶ以内、さらに好ましくは０．１ｅＶ以内となる材料を用いることが好ましい。第１のゲート電極１０４および第２のゲート電極１０５を前述の範囲の仕事関数差とすることで、トランジスタの電気特性をより良好にすることが可能となる。なお、単位がｃｍ−３の濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析によって定量化しており、単位がａｔｏｍｉｃ％の濃度はＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって定量化している。なお、便宜上第１のゲート電極１０４および第２のゲート電極１０５を分けて表記しているが、所望の形状を得られるのであれば第１のゲート電極１０４および第２のゲート電極１０５に同一材料を用いても構わない。
【００３４】
半導体膜１０６は、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法または蒸着法などを用い、酸化物半導体膜または結晶シリコン膜を形成すればよい。酸化物半導体膜を用いる場合、例えば、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた二種以上を含む材料を用いればよい。
【００３５】
酸化物半導体膜として、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【００３６】
なお、一例として、酸化物半導体膜としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎが０．５以上５０以下、好ましくはＩｎ／Ｚｎが１以上２０以下、さらに好ましくはＩｎ／Ｚｎが１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【００３７】
酸化物半導体膜として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００３８】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００３９】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００４０】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００４１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００４２】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００４３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００４４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００４５】
ゲート絶縁膜１１２および保護絶縁膜１１８は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウムまたは酸化ジルコニウムなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、プラズマＣＶＤ法、スパッタリング法などで形成すればよい。半導体膜１０６に酸化物半導体膜を用いる場合、ゲート絶縁膜１１２および保護絶縁膜１１８は、加熱処理により酸素を放出する膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、半導体膜１０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【００４６】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００４７】
ここで、ＴＤＳ分析にて、酸素の放出量の測定方法について、以下に説明する。
【００４８】
ＴＤＳ分析したときの気体の放出量は、所定の温度範囲におけるイオン強度の積分値に比例する。このため、測定したイオン強度の積分値と、標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、所定の原子に相当するイオン強度の積分値に対する所定の原子の密度の割合である。
【００４９】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００５０】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
【００５１】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００５２】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量について見積もることができる。
【００５３】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００５４】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００５５】
ゲート絶縁膜１１２または保護絶縁膜１１８から酸化物半導体膜である半導体膜１０６に酸素が供給されることで、半導体膜１０６とゲート絶縁膜１１２との界面準位密度、または半導体膜１０６と保護絶縁膜１１８との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、半導体膜１０６とゲート絶縁膜１１２との界面、または半導体膜１０６と保護絶縁膜１１８との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００５６】
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。ゲート絶縁膜１１２または保護絶縁膜１１８から半導体膜１０６に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【００５７】
一対の電極１１６は、第１のゲート電極１０４および第２のゲート電極１０５で示した金属膜、金属窒化物膜、金属酸化物膜または合金膜などを単層でまたは積層で用いればよい。
【００５８】
以上のように、形状の異なる第１のゲート電極１０４および第２のゲート電極１０５を設け、少なくとも一部が第１のゲート電極１０４および第２のゲート電極１０５と重畳する半導体膜１０６を形成することによって、上面図で見る一対の電極１１６間距離である見かけ上のチャネル長Ｌに対し、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【００５９】
本実施の形態に示すトランジスタを作製する方法を例示する。
【００６０】
まず、基板１００上に第１のゲート電極１０４を形成し、次に第１のゲート電極１０４上に第１のゲート電極１０４よりも上面形状の小さい第２のゲート電極１０５を形成し、次に第１のゲート電極１０４および第２のゲート電極１０５を覆うゲート絶縁膜１１２を形成し、次にゲート絶縁膜１１２上にあり、かつ少なくとも一部が第２のゲート電極１０５と重畳する半導体膜１０６を形成し、次に半導体膜１０６上にあり半導体膜１０６と一部が接する一対の電極１１６を形成し、次にゲート絶縁膜１１２、半導体膜１０６および一対の電極１１６を覆う保護絶縁膜１１８を形成する。
【００６１】
例えば、第１のゲート電極１０４および第２のゲート電極１０５は、まず、第１のゲート電極１０４となる第１の導電膜、および第２のゲート電極１０５となる第２の導電膜をこの順番で成膜し、該第２の導電膜上にレジストマスクを形成する。次に第１の導電膜および第２の導電膜を同様の上面形状にエッチングする。次に第１の導電膜に対し第２の導電膜のエッチングレートが速い条件でエッチングすることで、第２の導電膜が細らせ、第１のゲート電極１０４よりも上面形状の小さい第２のゲート電極１０５を形成することができる。
【００６２】
なお、第１のゲート電極１０４および第２のゲート電極１０５に対して、逆スパッタリング処理などのプラズマ処理を行っても構わない。このような処理を行うことによって、第１のゲート電極１０４および第２のゲート電極１０５の上端部の角をとって曲面形状にでき、その後形成するゲート絶縁膜１１２および半導体膜１０６の被覆性を高めることができる。
【００６３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００６４】
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタとは異なる構造のトランジスタについて図２を用いて説明する。
【００６５】
図２は本発明の一態様であるトランジスタの上面図および断面図である。図２（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図２（Ｂ）に示すＡ−Ｂ断面および図２（Ｃ）に示すＣ−Ｄ断面に対応する。なお、図２（Ａ）では、簡単のため保護絶縁膜２１８およびゲート絶縁膜２１２を省略して示す。
【００６６】
以下に、図２（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００６７】
Ａ−Ｂ断面は、基板２００と、基板２００上の第１のゲート電極２０４と、第１のゲート電極２０４上の第１のゲート電極２０４よりも上面形状の小さい第２のゲート電極２０５と、第１のゲート電極２０４および第２のゲート電極２０５を覆うゲート絶縁膜２１２と、ゲート絶縁膜２１２上の一対の電極２１６と、ゲート絶縁膜２１２上にあり、一部が一対の電極２１６と接し、かつ少なくとも一部が第２のゲート電極２０５と重畳する半導体膜２０６と、ゲート絶縁膜２１２、半導体膜２０６および一対の電極２１６を覆う保護絶縁膜２１８と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【００６８】
第１のゲート電極２０４および第２のゲート電極２０５は、幅および高さを以下のように選択する。具体的には、第１のゲート電極２０４および第２のゲート電極２０５を用い、三次元形状のチャネル領域を形成することにより、一対の電極２１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、第２のゲート電極２０５の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上としてもよい。
【００６９】
なお、基板２００、第１のゲート電極２０４、第２のゲート電極２０５、ゲート絶縁膜２１２、一対の電極２１６および保護絶縁膜２１８は、それぞれ実施の形態１で示す基板１００、第１のゲート電極１０４、第２のゲート電極１０５、ゲート絶縁膜１１２、一対の電極１１６および保護絶縁膜１１８を参照する。
【００７０】
第１のゲート電極２０４および第２のゲート電極２０５を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極２１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【００７１】
本実施の形態に示すトランジスタを作製する方法を例示する。
【００７２】
まず、基板２００上に第１のゲート電極２０４を形成し、次に第１のゲート電極２０４上に第１のゲート電極２０４よりも上面形状の小さい第２のゲート電極２０５を形成し、次に第１のゲート電極２０４および第２のゲート電極２０５を覆うゲート絶縁膜２１２を形成し、次にゲート絶縁膜２１２上に一対の電極２１６を形成し、次にゲート絶縁膜２１２上にあり、一部が一対の電極２１６と接し、かつ少なくとも一部が第２のゲート電極２０５と重畳する半導体膜２０６を形成し、次にゲート絶縁膜２１２、半導体膜２０６および一対の電極２１６を覆う保護絶縁膜２１８を形成する。
【００７３】
なお、一対の電極２１６、第１のゲート電極２０４および第２のゲート電極２０５に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【００７４】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００７５】
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２に示したトランジスタとは異なる構造のトランジスタについて図３を用いて説明する。
【００７６】
図３は本発明の一態様であるトランジスタの上面図および断面図である。図３（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図３（Ｂ）に示すＡ−Ｂ断面および図３（Ｃ）に示すＣ−Ｄ断面に対応する。なお、図３（Ａ）では、簡単のため保護絶縁膜３１８およびゲート絶縁膜３１２を省略して示す。
【００７７】
以下に、図３（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００７８】
Ａ−Ｂ断面は、基板３００と、基板３００上のゲート電極３０５と、ゲート電極３０５を覆うゲート絶縁膜３１２と、ゲート絶縁膜３１２上にあり、少なくとも一部がゲート電極３０５と重畳する半導体膜３０６と、半導体膜３０６上にあり半導体膜３０６と一部が接する一対の電極３１６と、ゲート絶縁膜３１２、半導体膜３０６および一対の電極３１６を覆う保護絶縁膜３１８と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【００７９】
ゲート電極３０５は、幅および高さを以下のように選択する。具体的には、ゲート電極３０５を用い、三次元形状のチャネル領域を形成することにより、一対の電極３１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、ゲート電極３０５の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上としてもよい。
【００８０】
なお、基板３００、ゲート電極３０５、ゲート絶縁膜３１２、一対の電極３１６および保護絶縁膜３１８は、それぞれ実施の形態１で示す基板１００、第２のゲート電極１０５、ゲート絶縁膜１１２、一対の電極１１６および保護絶縁膜１１８を参照する。
【００８１】
ここで、基板上に下地絶縁膜を設ける場合、水素、窒素、ホウ素またはリンなどの半導体膜３０６中でキャリアを生成する不純物を放出する絶縁膜を設けると好ましい。このような構造とすることで、例えば加熱処理などによって下地絶縁膜から不純物を放出し、半導体膜３０６のゲート電極３０５と重畳しない領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
【００８２】
または、半導体膜３０６において、ゲート電極３０５と重畳しない領域に対し、プラズマ処理、イオンドーピング処理、イオン注入処理などの低抵抗化処理を行っても構わない。低抵抗化処理によって、半導体膜３０６にＬＤＤ領域を設けることができる。
【００８３】
ゲート電極３０５を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極３１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【００８４】
本実施の形態に示すトランジスタを作製する方法を例示する。
【００８５】
まず、基板３００上にゲート電極３０５を形成し、次にゲート電極３０５を覆うゲート絶縁膜３１２を形成し、次にゲート絶縁膜３１２上にあり、少なくとも一部がゲート電極３０５と重畳する半導体膜３０６を形成し、次に半導体膜３０６上にあり半導体膜３０６と一部が接する一対の電極３１６を形成し、次にゲート絶縁膜３１２、半導体膜３０６および一対の電極３１６を覆う保護絶縁膜３１８を形成する。
【００８６】
なお、ゲート電極３０５に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【００８７】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００８８】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示したトランジスタとは異なる構造のトランジスタについて図４を用いて説明する。
【００８９】
図４は本発明の一態様であるトランジスタの上面図および断面図である。図４（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図４（Ｂ）に示すＡ−Ｂ断面および図４（Ｃ）に示すＣ−Ｄ断面に対応する。なお、図４（Ａ）では、簡単のため保護絶縁膜４１８およびゲート絶縁膜４１２を省略して示す。
【００９０】
以下に、図４（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００９１】
Ａ−Ｂ断面は、基板４００と、基板４００上のゲート電極４０５と、ゲート電極４０５を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２上の一対の電極４１６と、ゲート絶縁膜４１２上にあり、一部が一対の電極４１６と接し、かつ少なくとも一部がゲート電極４０５と重畳する半導体膜４０６と、ゲート絶縁膜４１２、半導体膜４０６および一対の電極４１６を覆う保護絶縁膜４１８と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【００９２】
ゲート電極４０５は、幅および高さを以下のように選択する。具体的には、ゲート電極４０５を用い、三次元形状のチャネル領域を形成することにより、一対の電極４１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、ゲート電極４０５の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上としてもよい。
【００９３】
なお、基板４００、ゲート電極４０５、ゲート絶縁膜４１２、一対の電極４１６および保護絶縁膜４１８は、それぞれ実施の形態１で示す基板１００、第２のゲート電極１０５、ゲート絶縁膜１１２、一対の電極１１６および保護絶縁膜１１８を参照する。
【００９４】
ここで、基板上に下地絶縁膜を設ける場合、水素、窒素、ホウ素またはリンなどの半導体膜４０６中でキャリアを生成する不純物を放出する絶縁膜を設けると好ましい。このような構造とすることで、例えば加熱処理などによって下地絶縁膜から不純物を放出し、半導体膜４０６のゲート電極４０５と重畳しない領域にＬＤＤ領域を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
【００９５】
または、半導体膜４０６において、ゲート電極４０５と重畳しない領域に対し、プラズマ処理、イオンドーピング処理、イオン注入処理などの低抵抗化処理を行っても構わない。低抵抗化処理によって、半導体膜４０６にＬＤＤ領域を設けることができる。
【００９６】
ゲート電極４０５を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極４１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【００９７】
本実施の形態に示すトランジスタを作製する方法を例示する。
【００９８】
まず、基板４００上にゲート電極４０５を形成し、次にゲート電極４０５を覆うゲート絶縁膜４１２を形成し、次にゲート絶縁膜４１２上に一対の電極４１６を形成し、次にゲート絶縁膜４１２上にあり、一部が一対の電極４１６と接し、かつ少なくとも一部がゲート電極４０５と重畳する半導体膜４０６を形成し、次にゲート絶縁膜４１２、半導体膜４０６および一対の電極４１６を覆う保護絶縁膜４１８を形成する。
【００９９】
なお、一対の電極４１６およびゲート電極４０５に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【０１００】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１０１】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４に示したトランジスタとは異なる構造のトランジスタについて図５を用いて説明する。
【０１０２】
図５は本発明の一態様であるトランジスタの上面図および断面図である。図５（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図５（Ｂ）に示すＡ−Ｂ断面および図５（Ｃ）に示すＣ−Ｄ断面に対応する。なお、図５（Ａ）では、簡単のためゲート絶縁膜５１２を省略して示す。
【０１０３】
以下に、図５（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１０４】
Ａ−Ｂ断面は、基板５００と、基板５００上の構造物５０２と、少なくとも一部が構造物５０２と重畳する半導体膜５０６と、半導体膜５０６上にあり半導体膜５０６と一部が接する一対の電極５１６と、半導体膜５０６を覆うゲート絶縁膜５１２と、ゲート絶縁膜５１２を介して半導体膜５０６に重畳するゲート電極５０５と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【０１０５】
構造物５０２は、幅および高さを以下のように選択する。具体的には、構造物５０２を用い、三次元形状のチャネル領域を形成することにより、一対の電極５１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、構造物５０２の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上としてもよい。
【０１０６】
図５では、ゲート電極５０５と一対の電極５１６とが重畳するように記載しているが、これに限定されるものではない、例えば、ゲート電極５０５と一対の電極５１６とが重畳しなくても構わない。その場合、半導体膜５０６のゲート電極５０５と重畳しない領域に低抵抗化処理を行い、ＬＤＤ領域を設けても構わない。ＬＤＤ領域を設けることによってホットキャリア劣化などのトランジスタの劣化が抑制され、信頼性の高いトランジスタを作製することができる。また、一対の電極５１６とゲート電極５０５とで形成される寄生容量を低減することができるため、トランジスタの動作速度を速くすることができる。
【０１０７】
構造物５０２は、後の熱処理に耐える材料であればよく、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどの無機化合物またはポリイミドなどの有機化合物を用いればよい。
【０１０８】
半導体膜５０６が酸化物半導体膜であるとき、構造物５０２として、加熱処理により酸素を放出する膜を用いると好ましい。また、基板５００上に下地絶縁膜として、加熱処理により酸素を放出する膜を設けても構わない。構造物５０２および下地絶縁膜として、加熱処理により酸素を放出する膜を設けることで、半導体膜５０６と構造物５０２との界面の界面準位密度、または半導体膜５０６と下地絶縁膜との界面の界面準位密度、ならびに酸化物半導体膜である半導体膜５０６の酸素欠損を低減し、酸化物半導体膜である半導体膜５０６と構造物５０２または下地絶縁膜との界面におけるキャリア捕獲の影響を小さくすることができる。
【０１０９】
または、基板上に下地絶縁膜を設ける場合、水素、窒素、ホウ素またはリンなどの半導体膜５０６中でキャリアを生成する不純物を放出する絶縁膜を設けると好ましい。このような構造とすることで、例えば加熱処理などによって下地絶縁膜から不純物を放出し、半導体膜５０６の構造物５０２と重畳しない領域にＬＤＤ領域を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。また、構造物５０２を積層構造とし、下地絶縁膜と接する側に水素、窒素、ホウ素またはリンなどをほとんど透過しない膜を設け、ゲート絶縁膜５１２側に加熱処理により酸素を放出する膜を設けても構わない。構造物５０２に加熱処理により酸素を放出する膜を設けることで、形成されるチャネル領域において酸素欠損を低減でき、また、構造物５０２と半導体膜５０６との界面準位密度を低減することができる。そのため、トランジスタの電気特性および信頼性を向上させることができる。
【０１１０】
または、半導体膜５０６において、構造物５０２と重畳しない領域に対し、プラズマ処理、イオンドーピング処理、イオン注入処理などの低抵抗化処理を行っても構わない。低抵抗化処理によって、半導体膜５０６にＬＤＤ領域を設けることができる。
【０１１１】
なお、基板５００、ゲート電極５０５、ゲート絶縁膜５１２および一対の電極５１６は、それぞれ実施の形態１で示す基板１００、第２のゲート電極１０５、ゲート絶縁膜１１２および一対の電極１１６を参照する。
【０１１２】
構造物５０２を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極５１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【０１１３】
本実施の形態に示すトランジスタを作製する方法を例示する。
【０１１４】
まず、基板５００上に構造物５０２を形成し、次に少なくとも一部が構造物５０２と重畳する半導体膜５０６を形成し、次に半導体膜５０６上にあり半導体膜５０６と一部が接する一対の電極５１６を形成し、次に半導体膜５０６を覆うゲート絶縁膜５１２を形成し、次にゲート絶縁膜５１２を介して半導体膜５０６に重畳するゲート電極５０５を形成する。
【０１１５】
なお、一対の電極５１６および構造物５０２に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【０１１６】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１１７】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５に示したトランジスタとは異なる構造のトランジスタについて図６を用いて説明する。
【０１１８】
図６は本発明の一態様であるトランジスタの上面図および断面図である。図６（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図６（Ｂ）に示すＡ−Ｂ断面および図６（Ｃ）に示すＣ−Ｄ断面に対応する。
【０１１９】
以下に、図６（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１２０】
Ａ−Ｂ断面は、基板６００と、基板６００上の構造物６０２と、少なくとも一部が構造物６０２と重畳する半導体膜６０６と、半導体膜６０６下にあり半導体膜６０６と一部が接する一対の電極６１６と、半導体膜６０６を覆うゲート絶縁膜６１２と、ゲート絶縁膜６１２を介して半導体膜６０６に重畳するゲート電極６０５と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【０１２１】
構造物６０２は、幅および高さを最適化する必要がある。具体的には、構造物６０２を用い、三次元形状のチャネル領域を形成することにより、一対の電極６１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、構造物６０２の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上としてもよい。
【０１２２】
図６では、ゲート電極６０５と一対の電極６１６とが重畳するように記載しているが、これに限定されるものではない、例えば、ゲート電極６０５と一対の電極６１６とが重畳しなくても構わない。その場合、半導体膜６０６のゲート電極６０５と重畳しない領域に低抵抗化処理を行い、ＬＤＤ領域を設けても構わない。ＬＤＤ領域を設けることによってホットキャリア劣化などのトランジスタの劣化が抑制され、信頼性の高いトランジスタを作製することができる。また、一対の電極６１６とゲート電極６０５とで形成される寄生容量を低減することができるため、トランジスタの動作速度を速くすることができる。
【０１２３】
構造物６０２は、実施の形態５で示した構造物５０２と同様の材料を用いて形成すればよい。
【０１２４】
半導体膜６０６が酸化物半導体膜であるとき、構造物６０２は、加熱処理により酸素を放出する膜を用いると好ましい。また、基板６００上に下地絶縁膜として、加熱処理により酸素を放出する膜を設けても構わない。
【０１２５】
または、基板上に下地絶縁膜を設ける場合、水素、窒素、ホウ素またはリンなどの半導体膜６０６中でキャリアを生成する不純物を放出する絶縁膜を設けると好ましい。このような構造とすることで、例えば加熱処理などによって下地絶縁膜から不純物を放出し、半導体膜６０６の構造物６０２と重畳しない領域にＬＤＤ領域を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。また、構造物６０２を積層構造とし、下地絶縁膜と接する側に水素、窒素、ホウ素またはリンなどをほとんど透過しない膜を設け、ゲート絶縁膜６１２側に加熱処理により酸素を放出する膜を設けても構わない。構造物６０２に加熱処理により酸素を放出する膜を設けることで、形成されるチャネル領域において酸素欠損を低減でき、また、構造物６０２と半導体膜６０６との界面準位密度を低減することができる。そのため、トランジスタの電気特性および信頼性を向上させることができる。
【０１２６】
または、半導体膜６０６において、構造物６０２と重畳しない領域に対し、プラズマ処理、イオンドーピング処理、イオン注入処理などの低抵抗化処理を行っても構わない。低抵抗化処理によって、半導体膜６０６にＬＤＤ領域を設けることができる。
【０１２７】
なお、基板６００、ゲート電極６０５、ゲート絶縁膜６１２および一対の電極６１６は、それぞれ実施の形態１で示す基板１００、第２のゲート電極１０５、ゲート絶縁膜１１２および一対の電極１１６を参照する。
【０１２８】
構造物６０２を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極６１６間距離である見かけ上のチャネル長Ｌに対して、チャネル長Ｌ’を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【０１２９】
本実施の形態に示すトランジスタを作製する方法を例示する。
【０１３０】
まずは、基板６００上に構造物６０２を形成し、次に少なくとも一部が構造物６０２と重畳する半導体膜６０６を形成し、次に半導体膜６０６下にあり半導体膜６０６と一部が接する一対の電極６１６を形成し、次に半導体膜６０６を覆うゲート絶縁膜６１２を形成し、次にゲート絶縁膜６１２を介して半導体膜６０６に重畳するゲート電極６０５を形成する。
【０１３１】
なお、一対の電極６１６および構造物６０２に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【０１３２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１３３】
（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態６に示したトランジスタに適用可能なゲート電極または構造物の断面形状について、図７を用いて説明する。
【０１３４】
図７（Ａ）は、実施の形態１および実施の形態２において、上面図で見る一対の電極間距離である見かけ上のチャネル長Ｌに対して、さらにチャネル長Ｌ’を長くするために基板７００上に設けられた第１のゲート電極７０４、第２のゲート電極７０５ａ、第２のゲート電極７０５ｂおよび第２のゲート電極７０５ｃを示す断面形状である。ここで、基板７００、第１のゲート電極７０４、ならびに第２のゲート電極７０５ａ、第２のゲート電極７０５ｂおよび第２のゲート電極７０５ｃは、それぞれ実施の形態１および実施の形態２における基板１００および基板２００、第１のゲート電極１０４および第１のゲート電極２０４、ならびに第２のゲート電極１０５および第２のゲート電極２０５を参照する。
【０１３５】
第２のゲート電極７０５ａ、第２のゲート電極７０５ｂおよび第２のゲート電極７０５ｃを設けることで、実施の形態１および実施の形態２で示したトランジスタと比べ、さらに、その後形成する半導体膜が形成するチャネル長Ｌ’を長くすることができる。また、一つ一つの第２のゲート電極の厚さを薄くできるため、後に形成するゲート絶縁膜および半導体膜などの被覆性を高めることができる。なお、第２のゲート電極の形状は、第２のゲート電極７０５ａ、第２のゲート電極７０５ｂおよび第２のゲート電極７０５ｃに限定されるものではない。例えば、第２のゲート電極７０５ａおよび第２のゲート電極７０５ｂのみとしても構わないし、第２のゲート電極を四以上設けても構わない。
【０１３６】
図７（Ｂ）は、実施の形態３および実施の形態４において、上面図で見る一対の電極間距離である見かけ上のチャネル長Ｌに対して、さらにチャネル長Ｌ’を長くするために基板７００上に設けられたゲート電極７０５ｄ、ゲート電極７０５ｅおよびゲート電極７０５ｆを示す断面形状である。また、一つ一つのゲート電極の厚さを薄くできるため、後に形成するゲート絶縁膜および半導体膜などの被覆性を高めることができる。ゲート電極７０５ｄ、ゲート電極７０５ｅおよびゲート電極７０５ｆは、図示しないが電気的に接続されている。ここで、ゲート電極７０５ｄ、ゲート電極７０５ｅおよびゲート電極７０５ｆは、実施の形態３および実施の形態４におけるゲート電極３０５およびゲート電極４０５を参照する。
【０１３７】
ゲート電極７０５ｄ、ゲート電極７０５ｅおよびゲート電極７０５ｆを設けることで、実施の形態３および実施の形態４で示したトランジスタと比べ、さらに、その後形成する半導体膜が形成するチャネル長Ｌ’を長くすることができる。なお、ゲート電極の形状は、ゲート電極７０５ｄ、ゲート電極７０５ｅおよびゲート電極７０５ｆに限定されるものではない。例えば、ゲート電極７０５ｄおよびゲート電極７０５ｅのみとしても構わないし、ゲート電極を四以上設けても構わない。
【０１３８】
図７（Ｃ）は、実施の形態５および実施の形態６において、上面図で見る一対の電極間距離である見かけ上のチャネル長Ｌに対して、さらにチャネル長Ｌ’を長くするために基板７００上に設けられた構造物７０２ａ、構造物７０２ｂおよび構造物７０２ｃを示す断面形状である。また、一つ一つの構造物の厚さを薄くできるため、後に形成するゲート絶縁膜および半導体膜などの被覆性を高めることができる。ここで、構造物７０２ａ、構造物７０２ｂおよび構造物７０２ｃは、それぞれ実施の形態５および実施の形態６における構造物５０２および構造物６０２を参照する。
【０１３９】
構造物７０２ａ、構造物７０２ｂおよび構造物７０２ｃを設けることで、実施の形態５および実施の形態６で示したトランジスタと比べ、さらに、その後形成する半導体膜が形成するチャネル長Ｌ’を長くすることができる。なお、構造物の形状は、構造物７０２ａ、構造物７０２ｂおよび構造物７０２ｃに限定されるものではない。例えば、構造物７０２ａおよび構造物７０２ｂのみとしても構わないし、構造物を四以上設けても構わない。
【０１４０】
本実施の形態により、実施の形態１乃至実施の形態６で示したトランジスタよりもさらにチャネル長Ｌ’を長くすることが可能となる。そのため、さらにトランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【０１４１】
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態７のいずれかに示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０１４２】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
【０１４３】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持することで記憶を行うフラッシュメモリがある。
【０１４４】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態７のいずれかで示したトランジスタを適用することができる。
【０１４５】
まずは、実施の形態１乃至実施の形態７のいずれかで示したトランジスタを適用した半導体記憶装置を構成するメモリセルについて図８を用いて説明する。
【０１４６】
メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図８（Ａ）参照。）。
【０１４７】
ここで、図８（Ａ）に示すメモリセルを有する半導体記憶装置の集積度を高めていくと、トランジスタＴｒもそれに伴いサイズを縮小していく必要が生じる。ところが、単にトランジスタＴｒのサイズを縮小していくと、ある程度以下のサイズとしたとき、トランジスタＴｒにおける短チャネル効果が無視できなくなる。これは、短チャネル効果によりパンチスルー電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなるためである。
【０１４８】
本発明の一形態をトランジスタＴｒに適用することで、トランジスタＴｒの占有面積は小さくでき、かつチャネル長を長くすることができる。そのため、半導体記憶装置の集積度を高めることが可能となる。
【０１４９】
なお、キャパシタに保持された電位の時間変化は、トランジスタＴｒのオフ電流によって図８（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電位は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０１５０】
ここで、トランジスタＴｒのチャネル領域を形成する半導体膜に酸化物半導体膜を用いると、酸化物半導体膜を用いたトランジスタはオフ電流が小さくできるため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでメモリセルを構成すると、電力を供給せずに数日間〜数十年間に渡ってデータを保持することが可能となる。
【０１５１】
図８（Ｃ）および図８（Ｄ）に、それぞれ実施の形態１および実施の形態５で示したトランジスタで構成したメモリセルの断面構造を示す。なお、図８（Ｃ）および図８（Ｄ）には、実施の形態１乃至実施の形態７で示したいずれのトランジスタも適用することができるが、簡単のため上記トランジスタのみを示す。
【０１５２】
図８（Ｃ）は、基板１００上に設けられた半導体膜１０６を有するトランジスタ８０１およびキャパシタ８０２の断面構造である。なお、キャパシタ８０２は、第１のゲート電極１０４と同一層かつ同一材料の導電膜と、第２のゲート電極１０５と同一層かつ同一材料の導電膜と、で構成される第１の容量電極、一対の電極１１６の一方と接続する第２の容量電極およびゲート絶縁膜１１２と同一層かつ同一材料である誘電体層を有する。トランジスタ８０１のみならず、キャパシタ８０２に対しても本発明の一態様を適用することによって、三次元のキャパシタ形状を得ることができるため、キャパシタの占有面積も縮小することができる。なお、保護絶縁膜１１８は必ずしも設けなくてよい。
【０１５３】
図８（Ｄ）は、基板５００上に設けられた半導体膜５０６を有するトランジスタ８１１およびキャパシタ８１２の断面構造である。なお、キャパシタ８１２は、ゲート電極５０５と同一層かつ同一材料である第１の容量電極、一対の電極５１６の一方と接続する第２の容量電極およびゲート絶縁膜５１２と同一層かつ同一材料である誘電体層を有する。トランジスタ８１１のみならず、キャパシタ８１２に対しても本発明の一態様を適用することによって、三次元のキャパシタ形状を得ることができるため、キャパシタの占有面積も縮小することができる。
【０１５４】
以上のように、キャパシタに対して本発明の一態様を適用することができる。図示しないが、他の形態に上記したキャパシタの構造を適用しても構わない。
【０１５５】
以上のように、本発明の一態様によって、集積度を高めても短チャネル効果が低減され、長期間の信頼性が高く、かつ消費電力の小さい半導体記憶装置を得ることができる。
【０１５６】
次に、実施の形態１乃至実施の形態７のいずれかで示したトランジスタを適用した半導体記憶装置について図９を用いて説明する。
【０１５７】
図９（Ａ）は、半導体記憶装置を構成するメモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するノードＦＧと、を有する。
【０１５８】
図９（Ａ）に示すメモリセルを有する半導体記憶装置も、集積度を高めていくと、トランジスタＴｒ＿１およびトランジスタＴｒ＿２もそれに伴いサイズを縮小していく必要が生じる。図９（Ａ）に示すメモリセルは、図８（Ａ）に示すメモリセルと比べ、トランジスタの数が多いため、集積度を高めるにはさらにトランジスタサイズの縮小が重要となる。
【０１５９】
本発明の一形態をトランジスタＴｒ＿１およびトランジスタＴｒ＿２に適用することで、トランジスタＴｒ＿１およびトランジスタＴｒ＿２の占有面積は小さくでき、かつチャネル長を長くすることができる。そのため、図９（Ａ）に示すメモリセルを有する半導体記憶装置の集積度を高めることが可能となる。
【０１６０】
なお、図９（Ａ）に示すメモリセルを有する半導体記憶装置は、ノードＦＧの電位に応じて、トランジスタＴｒ＿２のしきい値が変動することを利用したものである。例えば、図９（Ｂ）は容量線ＣＬの電位ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄｓ＿２との関係を説明する図である。
【０１６１】
ここで、ノードＦＧは、トランジスタＴｒ＿１を介して、電位を調整することができる。例えば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ゲート線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＦＧの電位をＨＩＧＨにすることができる。また、ゲート線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＦＧの電位をＬＯＷにすることができる。
【０１６２】
そのため、ＦＧ＝ＬＯＷで示したＶＣＬ−Ｉｄｓ＿２カーブと、ＦＧ＝ＨＩＧＨで示したＶＣＬ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、ＦＧ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、ＦＧ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０１６３】
ここで、トランジスタＴｒ＿１として、チャネル領域を形成する半導体膜に酸化物半導体膜を用いたトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＦＧに蓄積された電荷がトランジスタＴｒ＿１を通して意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。
【０１６４】
なお、トランジスタＴｒ＿２として、チャネル領域を形成する半導体膜に酸化物半導体膜を用いたトランジスタを適用しても構わない。
【０１６５】
次に、図９（Ａ）に示したメモリセルにおいて、キャパシタを含まない構成について図１０を用いて説明する。
【０１６６】
図１０は、半導体記憶装置を構成するメモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン線ＤＬ＿２と、トランジスタＴｒ＿１のドレインと接続するトランジスタＴｒ＿２のゲートと、を有する。
【０１６７】
なお、トランジスタＴｒ＿１のチャネル領域を形成する半導体膜に酸化物半導体膜を用いると、キャパシタを設けなくてもトランジスタＴｒ＿１のドレインとトランジスタＴｒ＿２のゲートの間に電荷を保持できる。キャパシタを設けない構成であるため、小面積化が可能となり、キャパシタを設けた場合と比べ半導体記憶装置の集積度を高めることができる。
【０１６８】
半導体記憶装置の集積度を高めていくと、トランジスタＴｒ＿１およびトランジスタＴｒ＿２もそれに伴いサイズを縮小していく必要が生じる。キャパシタを設けない構成とすることで、半導体記憶装置に占めるトランジスタの割合が大きくなり、ますますトランジスタサイズの縮小が重要となる。
【０１６９】
本発明の一形態をトランジスタＴｒ＿１およびトランジスタＴｒ＿２に適用することで、トランジスタの占有面積は小さくした際も、チャネル長を長くすることができる。そのため、半導体記憶装置の集積度を高めることが可能となる。
【０１７０】
また、本実施の形態では、配線を４本または５本用いる形態を示したが、これに限定されるものではない。例えば、ソース線ＳＬ＿１とドレイン線ＤＬ＿２を共通にする構成としても構わない。
【０１７１】
以上のように、本発明の一態様によって、集積度を高めても短チャネル効果が低減され、長期間の信頼性が高く、かつ消費電力の小さい半導体記憶装置を得ることができる。
【０１７２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１７３】
（実施の形態９）
実施の形態１乃至実施の形態８の少なくともいずれかを一部に適用して、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０１７４】
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１７５】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１７６】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０１７７】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１７８】
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態８に記載されている記憶素子を用いることができる。
【０１７９】
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０１８０】
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１１（Ｂ）および図１１（Ｃ）の回路の説明を行う。
【０１８１】
図１１（Ｂ）および図１１（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０１８２】
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態８に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１８３】
図１１（Ｂ）では、スイッチング素子１１４１として、酸化物半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０１８４】
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０１８５】
また、図１１（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０１８６】
また、図１１（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０１８７】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０１８８】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０１８９】
ＣＰＵに実施の形態１乃至実施の形態８の少なくともいずれかを適用することにより、ＣＰＵの集積度を高めることが可能となる。また、ＣＰＵの消費電力を低減することが可能となる。
【０１９０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１９１】
（実施の形態１０）
本実施の形態では、実施の形態１乃至実施の形態７のいずれかに示したトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。
【０１９２】
図１２にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２０００を有する。画素２０００は、トランジスタ２０３０と、キャパシタ２０２０と、液晶素子２０１０と、を含む。こうした画素２０００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載する。
【０１９３】
トランジスタ２０３０は、実施の形態１乃至実施の形態７のいずれかで示したトランジスタを用いる。本発明の一態様であるトランジスタを用いることで、トランジスタの占有面積が低減するため、開口率の高い表示装置を得ることができる。この効果は画素数が多いときに顕著となる。
【０１９４】
ゲート線ＧＬはトランジスタ２０３０のゲートと接続し、ソース線ＳＬはトランジスタ２０３０のソースと接続し、トランジスタ２０３０のドレインは、キャパシタ２０２０の一方の容量電極および液晶素子２０１０の一方の画素電極と接続する。キャパシタ２０２０の他方の容量電極および液晶素子２０１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
【０１９５】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１乃至実施の形態７のいずれかに示したトランジスタを含んでもよい。該トランジスタを適用することで、トランジスタの占有面積が縮小できるため、表示装置の額縁面積を低減することが可能となる。また、消費電力を低減することができる。
【０１９６】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１乃至実施の形態７のいずれかに示したトランジスタを含んでもよい。該トランジスタを適用することで、トランジスタの占有面積が縮小できるため、表示装置の額縁面積を低減することが可能となる。また、消費電力を低減することができる。
【０１９７】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。
【０１９８】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０１９９】
ゲート線ＧＬにトランジスタ２０３０のしきい値電圧以上になるように電位を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２０３０のドレイン電流となってキャパシタ２０２０に電荷が蓄積される。１行分の充電後、該行にあるトランジスタ２０３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２０２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２０２０の充電を行う。このようにして、１行〜ｂ行の充電を行う。
【０２００】
なお、トランジスタ２０３０のチャネル領域を形成する半導体膜に酸化物半導体膜を用いる場合、電圧を維持する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、消費電力の低減が可能となる。また、キャパシタ２０２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【０２０１】
以上のように、本発明の一態様によって、開口率が高く、信頼性が高く、かつ消費電力の小さい液晶表示装置を得ることができる。
【０２０２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２０３】
（実施の形態１１）
本実施の形態では、実施の形態１乃至実施の形態１０のいずれかを適用した電子機器の例について説明する。
【０２０４】
図１３（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用することもできる。
【０２０５】
図１３（Ｂ）は、ディスプレイである。筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一態様を用いることで、表示部９３１１の画素数を多くしたときにも消費電力の小さいディスプレイとすることができる。
【０２０６】
図１３（Ｃ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一態様を適用することもできる。
【０２０７】
本発明の一態様を用いることで、電子機器のコストを下げることができる。また消費電力の小さい電子機器を得ることができる。
【０２０８】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【符号の説明】
【０２０９】
１００ 基板
１０４ 第１のゲート電極
１０５ 第２のゲート電極
１０６ 半導体膜
１１２ ゲート絶縁膜
１１６ 一対の電極
１１８ 保護絶縁膜
２００ 基板
２０４ 第１のゲート電極
２０５ 第２のゲート電極
２０６ 半導体膜
２１２ ゲート絶縁膜
２１６ 一対の電極
２１８ 保護絶縁膜
３００ 基板
３０５ ゲート電極
３０６ 半導体膜
３１２ ゲート絶縁膜
３１６ 一対の電極
３１８ 保護絶縁膜
４００ 基板
４０５ ゲート電極
４０６ 半導体膜
４１２ ゲート絶縁膜
４１６ 一対の電極
４１８ 保護絶縁膜
５００ 基板
５０２ 構造物
５０５ ゲート電極
５０６ 半導体膜
５１２ ゲート絶縁膜
５１６ 一対の電極
６００ 基板
６０２ 構造物
６０５ ゲート電極
６０６ 半導体膜
６１２ ゲート絶縁膜
６１６ 一対の電極
７００ 基板
７０２ａ 構造物
７０２ｂ 構造物
７０２ｃ 構造物
７０４ 第１のゲート電極
７０５ａ 第２のゲート電極
７０５ｂ 第２のゲート電極
７０５ｃ 第２のゲート電極
７０５ｄ ゲート電極
７０５ｅ ゲート電極
７０５ｆ ゲート電極
８０１ トランジスタ
８０２ キャパシタ
８１１ トランジスタ
８１２ キャパシタ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２０００ 画素
２０１０ 液晶素子
２０２０ キャパシタ
２０３０ トランジスタ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
【特許請求の範囲】
【請求項１】
第１のゲート電極と、
前記第１のゲート電極に重畳し、前記第１のゲート電極よりも上面形状の小さい第２のゲート電極と、
前記第１のゲート電極および前記第２のゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上にあり、かつ少なくとも一部が前記第２のゲート電極と重畳する半導体膜と、
前記半導体膜と接し、前記第１のゲート電極と重畳し、かつ前記第２のゲート電極と重畳しない一対の電極と、を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１のゲート電極および前記第２のゲート電極が同一材料または仕事関数差が０．６ｅＶ以下の材料であることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第２のゲート電極は、断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上であることを特徴とする半導体装置。
【請求項４】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上にあり、かつ少なくとも一部が前記ゲート電極と重畳する半導体膜と、
前記半導体膜と接し、かつ前記ゲート電極と重畳しない一対の電極と、を有し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が３倍以上の長さを有することを特徴とする半導体装置。
【請求項５】
請求項４において、
前記ゲート電極は、断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上であることを特徴とする半導体装置。
【請求項６】
基板上に設けられた絶縁表面を有する構造物と、
少なくとも一部が前記構造物と重畳する半導体膜と、
前記半導体膜と接し、かつ前記構造物と重畳しない一対の電極と、
前記半導体膜を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体膜上のゲート電極と、を有し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が３倍以上の長さを有することを特徴とする半導体装置。
【請求項７】
請求項６において、
前記構造物は、断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上であることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記半導体膜が酸化物半導体膜であることを特徴とする半導体装置。
【請求項９】
請求項６乃至請求項８のいずれか一において、
前記絶縁表面を有する構造物が、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは窒化アルミニウムを含むことを特徴とする半導体装置。
【請求項１０】
基板上に第１のゲート電極を形成し、
前記第１のゲート電極上に前記第１のゲート電極よりも上面形状の小さい第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上にあり、少なくとも一部が前記第２のゲート電極と重畳する半導体膜を形成し、
前記半導体膜上にあり前記半導体膜と一部が接し、かつ前記第２のゲート電極と重畳しない一対の電極を形成することを特徴とする半導体装置の作製方法。
【請求項１１】
基板上に第１のゲート電極を形成し、
前記第１のゲート電極上に前記第１のゲート電極よりも上面形状の小さい第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上にあり、前記第２のゲート電極と重畳しない一対の電極を形成し、
前記ゲート絶縁膜上にあり、一部が前記一対の電極と接し、かつ少なくとも一部が前記第２のゲート電極と重畳する半導体膜を形成することを特徴とする半導体装置の作製方法。
【請求項１２】
基板上にゲート電極を形成し、
前記ゲート電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上にあり、少なくとも一部が前記ゲート電極と重畳する半導体膜を形成し、
前記半導体膜上にあり前記半導体膜と一部が接し、かつ前記ゲート電極と重畳しない一対の電極を形成し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が３倍以上の長さを有するように前記ゲート電極の厚さを選択することを特徴とする半導体装置の作製方法。
【請求項１３】
基板上にゲート電極を形成し、
前記ゲート電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上にあり、かつ前記ゲート電極と重畳しない一対の電極を形成し、
前記ゲート絶縁膜上にあり、一部が前記一対の電極と接し、かつ少なくとも一部が前記ゲート電極と重畳する半導体膜を形成し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が３倍以上の長さを有するように前記ゲート電極の厚さを選択することを特徴とする半導体装置の作製方法。
【請求項１４】
基板上に絶縁表面を有する構造物を形成し、
少なくとも一部が前記構造物と重畳する半導体膜を形成し、
前記半導体膜上にあり前記半導体膜と一部が接し、かつ前記構造物と重畳しない一対の電極を形成し、
前記半導体膜を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記半導体膜に重畳するゲート電極を形成し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が３倍以上の長さを有するように前記構造物の厚さを選択することを特徴とする半導体装置の作製方法。
【請求項１５】
基板上に絶縁表面を有する構造物を形成し、
少なくとも一部が前記構造物と重畳する半導体膜を形成し、
前記半導体膜下にあり前記半導体膜と一部が接し、かつ前記構造物と重畳しない一対の電極を形成し、
前記半導体膜を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記半導体膜に重畳するゲート電極を形成し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が３倍以上の長さを有するように前記ゲート電極の厚さを選択することを特徴とする半導体装置の作製方法。
【請求項１６】
請求項８乃至請求項１５のいずれか一において、
前記半導体膜として酸化物半導体膜を形成することを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１２乃至請求項１６のいずれか一において、
前記絶縁表面を有する構造物として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは窒化アルミニウムを含む構造物を形成することを特徴とする半導体装置の作製方法。
【請求項１８】
請求項８乃至請求項１７のいずれか一において、
前記一対の電極、前記構造物、前記ゲート電極、前記第１のゲート電極および前記第２のゲート電極のいずれか一以上に対して、プラズマ処理を行うことを特徴とする半導体装置の作製方法。
【請求項１９】
請求項１８において、
前記プラズマ処理が逆スパッタリング処理であることを特徴とする半導体装置の作製方法。
【請求項１】
第１のゲート電極と、
前記第１のゲート電極に重畳し、前記第１のゲート電極よりも上面形状の小さい第２のゲート電極と、
前記第１のゲート電極および前記第２のゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上にあり、かつ少なくとも一部が前記第２のゲート電極と重畳する半導体膜と、
前記半導体膜と接し、前記第１のゲート電極と重畳し、かつ前記第２のゲート電極と重畳しない一対の電極と、を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１のゲート電極および前記第２のゲート電極が同一材料または仕事関数差が０．６ｅＶ以下の材料であることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第２のゲート電極は、断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上であることを特徴とする半導体装置。
【請求項４】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上にあり、かつ少なくとも一部が前記ゲート電極と重畳する半導体膜と、
前記半導体膜と接し、かつ前記ゲート電極と重畳しない一対の電極と、を有し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が３倍以上の長さを有することを特徴とする半導体装置。
【請求項５】
請求項４において、
前記ゲート電極は、断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上であることを特徴とする半導体装置。
【請求項６】
基板上に設けられた絶縁表面を有する構造物と、
少なくとも一部が前記構造物と重畳する半導体膜と、
前記半導体膜と接し、かつ前記構造物と重畳しない一対の電極と、
前記半導体膜を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体膜上のゲート電極と、を有し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が３倍以上の長さを有することを特徴とする半導体装置。
【請求項７】
請求項６において、
前記構造物は、断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの２倍以上であることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記半導体膜が酸化物半導体膜であることを特徴とする半導体装置。
【請求項９】
請求項６乃至請求項８のいずれか一において、
前記絶縁表面を有する構造物が、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは窒化アルミニウムを含むことを特徴とする半導体装置。
【請求項１０】
基板上に第１のゲート電極を形成し、
前記第１のゲート電極上に前記第１のゲート電極よりも上面形状の小さい第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上にあり、少なくとも一部が前記第２のゲート電極と重畳する半導体膜を形成し、
前記半導体膜上にあり前記半導体膜と一部が接し、かつ前記第２のゲート電極と重畳しない一対の電極を形成することを特徴とする半導体装置の作製方法。
【請求項１１】
基板上に第１のゲート電極を形成し、
前記第１のゲート電極上に前記第１のゲート電極よりも上面形状の小さい第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上にあり、前記第２のゲート電極と重畳しない一対の電極を形成し、
前記ゲート絶縁膜上にあり、一部が前記一対の電極と接し、かつ少なくとも一部が前記第２のゲート電極と重畳する半導体膜を形成することを特徴とする半導体装置の作製方法。
【請求項１２】
基板上にゲート電極を形成し、
前記ゲート電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上にあり、少なくとも一部が前記ゲート電極と重畳する半導体膜を形成し、
前記半導体膜上にあり前記半導体膜と一部が接し、かつ前記ゲート電極と重畳しない一対の電極を形成し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が３倍以上の長さを有するように前記ゲート電極の厚さを選択することを特徴とする半導体装置の作製方法。
【請求項１３】
基板上にゲート電極を形成し、
前記ゲート電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上にあり、かつ前記ゲート電極と重畳しない一対の電極を形成し、
前記ゲート絶縁膜上にあり、一部が前記一対の電極と接し、かつ少なくとも一部が前記ゲート電極と重畳する半導体膜を形成し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が３倍以上の長さを有するように前記ゲート電極の厚さを選択することを特徴とする半導体装置の作製方法。
【請求項１４】
基板上に絶縁表面を有する構造物を形成し、
少なくとも一部が前記構造物と重畳する半導体膜を形成し、
前記半導体膜上にあり前記半導体膜と一部が接し、かつ前記構造物と重畳しない一対の電極を形成し、
前記半導体膜を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記半導体膜に重畳するゲート電極を形成し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が３倍以上の長さを有するように前記構造物の厚さを選択することを特徴とする半導体装置の作製方法。
【請求項１５】
基板上に絶縁表面を有する構造物を形成し、
少なくとも一部が前記構造物と重畳する半導体膜を形成し、
前記半導体膜下にあり前記半導体膜と一部が接し、かつ前記構造物と重畳しない一対の電極を形成し、
前記半導体膜を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記半導体膜に重畳するゲート電極を形成し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が３倍以上の長さを有するように前記ゲート電極の厚さを選択することを特徴とする半導体装置の作製方法。
【請求項１６】
請求項８乃至請求項１５のいずれか一において、
前記半導体膜として酸化物半導体膜を形成することを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１２乃至請求項１６のいずれか一において、
前記絶縁表面を有する構造物として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは窒化アルミニウムを含む構造物を形成することを特徴とする半導体装置の作製方法。
【請求項１８】
請求項８乃至請求項１７のいずれか一において、
前記一対の電極、前記構造物、前記ゲート電極、前記第１のゲート電極および前記第２のゲート電極のいずれか一以上に対して、プラズマ処理を行うことを特徴とする半導体装置の作製方法。
【請求項１９】
請求項１８において、
前記プラズマ処理が逆スパッタリング処理であることを特徴とする半導体装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１９１１８５（Ｐ２０１２−１９１１８５Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１２−３４６３７（Ｐ２０１２−３４６３７）
【出願日】平成２４年２月２１日（２０１２．２．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２４年２月２１日（２０１２．２．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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