半導体装置の製造方法
【課題】半導体基板の垂直方向より水平方向により厚くシリコン酸化膜又はシリコン窒化膜が形成される異方性酸化又は異方性窒化を行う半導体装置の製造方法を提供する。
【解決手段】半導体基板1の表面に、側壁部及び底部を有する素子分離溝を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又はプラズマに含まれる窒化性イオンを、半導体基板1に所定電圧を印加して素子分離溝の側壁部及び素子分離溝の底部に供給し、素子分離溝の側壁部及び素子分離溝の底部に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする。
【解決手段】半導体基板1の表面に、側壁部及び底部を有する素子分離溝を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又はプラズマに含まれる窒化性イオンを、半導体基板1に所定電圧を印加して素子分離溝の側壁部及び素子分離溝の底部に供給し、素子分離溝の側壁部及び素子分離溝の底部に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
従来は、半導体装置を以下のような工程を経て製造していた。所望の不純物をドーピングした半導体基板の表面上に、トンネル絶縁膜、浮遊ゲート電極用の不純物をドーピングした多結晶シリコン層、CMP(Chemical Mechanical Polish)用のストッパ膜、RIE(Reactive Ion Etching)用のマスク膜を順次堆積する。
【0003】
RIE法によりマスク膜、ストッパ膜、多結晶シリコン層、トンネル絶縁膜を順次エッチング加工する。さらに、半導体基板の露出領域をエッチングして素子分離溝を形成する。
【0004】
露出した半導体基板表面に熱酸化法でシリコン酸化膜を形成し、さらに全面にシリコン酸化膜を堆積して、素子分離溝を完全に埋め込む。シリコン酸化膜及びマスク膜をCMP法で除去して表面を平坦化し、ストッパ膜の表面を露出させる。
【0005】
ストッパ膜を選択的にエッチング除去した後、シリコン酸化膜の露出表面を希フッ酸溶液でエッチング除去し、多結晶シリコン層の側壁面を露出させる。
【0006】
全面にシリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなる3層構造の電極間絶縁膜を堆積した後、制御ゲート電極となる多結晶シリコン層/タングステンシリサイド層からなる2層構造の導電層を堆積し、さらにRIE用のマスク膜を堆積する。
【0007】
RIE法により、マスク膜、導電層、電極間絶縁膜、多結晶シリコン層を順次エッチング加工して、積層型セル間のスリット部を形成する。これにより、浮遊ゲート電極および制御ゲート電極の形状が確定する。
【0008】
露出面に電極側壁酸化膜としてシリコン酸化膜を熱酸化法で形成した後、セル拡散層を形成し、さらに全面を覆うように層間絶縁膜としてシリコン酸化膜を形成する。その後、配線層等を形成し不揮発性メモリセルを完成させる。しかし、上述した従来の製造方法には、次のような問題があった。
【0009】
a)不揮発性メモリセルにおいて、微細化が進むとワード線方向(チャネル幅方向)のセル幅(チャネル幅)が細くなることによるメモリセルの信頼性の低下が顕著に見られるようになる。従って、シリコン酸化膜で素子分離溝を埋め込む前にRIE加工ダメージを修復する目的で行う酸化を、熱酸化法のような等方的な酸化で行うと、セル幅が細くなりすぎてメモリセルの信頼性が低下する。同時に、半導体基板の側壁が熱酸化されてチャネル領域のドーパントが酸化膜に吸い出されることによるドーパント濃度の低下が起こり、メモリセルの誤書き込みを引き起こしていた。
【0010】
また、微細化が進み素子分離溝の幅が細くなると、素子分離溝内をほぼ完全に絶縁膜で埋め込んだ場合、隣接素子間の寄生容量が無視できなくなって、いわゆる隣接セル間干渉と呼ばれるメモリ誤動作を起こすため、素子分離溝内に空洞を設ける必要がある。しかし、素子分離溝内に堆積法で絶縁膜を埋め込む場合には、素子分離溝の側壁部に絶縁膜が堆積されにくいため、空洞形成が容易ではなかった。
【0011】
b)不揮発性メモリセルにおいて、RIE法により、多結晶シリコン層を加工して浮遊ゲート電極を形成する際に、浮遊ゲート電極の下端部が尖った形状になり、メモリセルの書込み/消去動作時に局所的に強い電界が生じてメモリセルの信頼性を低下させる。そこで、電極側壁酸化膜であるシリコン酸化膜を熱酸化法で形成することで、浮遊ゲート電極の下端部と半導体基板表面との距離を増大させ、また、浮遊ゲート電極の下端部の曲率を増大させて、局所的に生じる強い電界を低減している。しかし微細化が進むと、熱酸化法で形成される浮遊ゲート電極の側壁部の酸化量が無視できなくなり、セル幅(チャネル長)が細くなりすぎて、メモリセル特性の制御が困難となりメモリ誤動作を引き起こしていた。
【0012】
また、微細化が進むにつれて、RIE法により多結晶シリコン層を加工して浮遊ゲート電極を形成する際に、浮遊ゲート電極の幅が下部ほど広くなり易い(いわゆる裾を引く形状になり易い)。このため、浮遊ゲート電極の下端部が著しく尖った形状になって、セルの信頼性低下を助長する要因となっていた。
【0013】
c)トランジスタ素子においても、問題点b)と同様の問題があり、トランジスタの信頼性低下の要因となっていた。
【0014】
d)不揮発性メモリセルにおいて、制御ゲート電極をタングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、タングステン、タンタル、チタン、タングステン窒化物、タンタル窒化物、チタン窒化物等の金属、金属シリサイド、金属窒化物で形成した場合に、以下のような問題が生じていた。RIE法によりマスク膜、導電層、電極間絶縁膜、多結晶シリコン層を順次エッチング加工し、積層型セル間のスリット部を形成し、浮遊ゲート電極および制御ゲート電極の形状を確定する。露出面に、電極側壁酸化膜と称されるシリコン酸化膜を熱酸化法により形成すると、金属、金属シリサイド、金属窒化物の酸化が促進され、導電性が低下するという問題があった。また、酸化による膨張がその後の拡散層形成工程における弊害となっていた。
【0015】
e)金属、金属シリサイド、金属窒化物をゲート電極としたトランジスタ素子においても、上記(d)において述べた不揮発性メモリセルと同様の問題が発生していた。
【0016】
f)不揮発性メモリセルにおいて、電極間絶縁膜を、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなる3層構造の替わりに、アルミナ、ハフニア、ジルコニア、アルミニウムシリケート、ハフニウムシリケート、ジルコニウムシリケートなどの、酸素を含む高誘電体絶縁膜で形成した場合に、次のような問題があった。RIE法により、マスク膜、導電層、電極間絶縁膜、多結晶シリコン層を順次エッチング加工して積層型セル間のスリット部を形成し、浮遊ゲート電極および制御ゲート電極の形状を確定した後、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜を熱酸化法で形成する工程において、熱酸化法が水素などの還元雰囲気で行われる場合、電極間絶縁膜から酸素の引き抜き反応が起こり、電極間絶縁膜の絶縁特性劣化を引き起こしていた。
【0017】
g)不揮発性メモリにおいて、同一半導体基板上における半導体基板の平坦部に周辺トランジスタを形成し、メモリセルを部分SOI(Silicon on Insulator)基板上に形成する場合がある。このような場合、平坦部と部分SOI基板との境界にエッチングにより段差を形成する。この後、従来は熱酸化法により平坦部と段差のある側壁との両方を酸化していた。
【0018】
その後、側壁の酸化膜をエッチングにより除去したとしても、酸化とエッチングとにより段差の位置がずれる。この位置は、周辺トランジスタとメモリセルとの境界に相当しパターン形成の際の基準となる。よって、この位置がずれるとパターンずれを起こすこととなっていた。
【0019】
以下、従来の不揮発性メモリセルの製造方法を開示した文献名を記載する。
【特許文献1】特開2006−222203号公報
【発明の開示】
【発明が解決しようとする課題】
【0020】
本発明は、素子分離溝やゲート電極の側壁部及び底部に、等方的な酸化または窒化を行う場合に生じていた問題を解消することを目的とする。
【課題を解決するための手段】
【0021】
本発明の一態様による半導体装置の製造方法は、半導体基板の表面に、側壁部及び底部を有する素子分離溝を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記素子分離溝の側壁部及び前記素子分離溝の底部に供給し、前記素子分離溝の側壁部及び前記素子分離溝の底部に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする。
【0022】
本発明の一態様による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極材としての導電膜を形成する工程と、前記導電膜にエッチング加工を行って、側壁部を有するゲート電極を形成し、かつ前記ゲート絶縁膜の表面を一部露出させる工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記ゲート電極の側壁部及び前記ゲート絶縁膜が露出した領域に供給し、前記ゲート絶縁膜の側壁部及び前記ゲート絶縁膜が露出した領域に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする。
【0023】
本発明の一態様による半導体装置の製造方法は、半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第1の導電膜を順次形成する工程と、所定領域の前記第1の導電膜、前記トンネル絶縁膜、前記半導体基板の所定の深さまでの部分をエッチング除去して、第1の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝を絶縁膜で埋め込む工程と、前記絶縁膜の表層部を除去して前記第1の導電膜の上面を露出させる工程と、前記第1の導電膜の上面及び前記絶縁膜上に電極間絶縁膜、制御ゲート電極材としての第2の導電膜を順次形成する工程と、所定領域の前記第2の導電膜、前記電極間絶縁膜、前記第1の導電膜をエッチング除去して、前記第1の方向と直交する第2の方向に沿って、前記第2の導電膜の側面、前記電極間絶縁膜の側面、前記第1の導電膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする。
【0024】
本発明の一態様による半導体装置の製造方法は、半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第1の導電膜を順次形成する工程と、所定領域の前記第1の導電膜、前記トンネル絶縁膜、前記半導体基板の所定の深さまでの部分をエッチング除去して、第1の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝を第1の絶縁膜で埋め込む工程と、前記第1の絶縁膜の表層部を除去して少なくとも前記第1の導電膜の上面を露出させる工程と、前記露出した第1の導電膜の上面に電極間絶縁膜としての高誘電体絶縁膜、ゲート電極材としての第2の導電膜を順次形成する工程と、所定領域の前記第2の導電膜、前記高誘電体絶縁膜、前記第1の導電膜をエッチング除去して、前記第1の方向と直交する第2の方向に沿って、前記第2の導電膜の側面、前記高誘電体絶縁膜の側面、前記第1の導電膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、前記スリット部を第2の絶縁膜で埋め込む工程とを備えることを特徴とする。
【0025】
本発明の一態様による半導体装置の製造方法は、半導体基板上に第1の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝を第1の絶縁膜で埋め込む工程と、前記第1の絶縁膜の表層部を除去して少なくとも前記半導体基板の表面を露出させる工程と、前記半導体基板の表面部及び前記第1の絶縁膜上にトンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜、制御ゲート電極材としての第1の導電膜を順次形成する工程と、所定領域の前記第1の導電膜、前記電荷ブロック絶縁膜、前記電荷蓄積絶縁膜をエッチング除去して、前記第1の方向と直交する第2の方向に沿って、前記第1の導電膜の側面、前記電荷ブロック膜の側面、前記電荷蓄積膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、前記スリット部を第2の絶縁膜で埋め込む工程とを備えることを特徴とする。
【0026】
本発明の一態様による半導体装置の製造方法は、半導体基板にエッチング加工を行い、第1の平坦部と、前記第1の平坦部との境界に段差部を有するように第2の平坦部とを形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記第1の平坦部、前記第2の平坦部及び前記段差部に供給し、前記第1の平坦部、前記第2の平坦部及び前記段差部に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする。
【発明の効果】
【0027】
本発明の半導体装置の製造方法によれば、素子分離溝やゲート電極の側壁部及び底部に、等方的な酸化または窒化を行う場合に生じていた問題を解消することができる。
【発明を実施するための最良の形態】
【0028】
本発明の実施の形態による半導体装置の製造方法について、図面を参照して説明する。
【0029】
後述する実施の形態では、異方性酸化法又は異方性窒化法を用いる点に特徴がある。図1に示されたように、ステージ2上に半導体基板1が載置されている。ステージ2には電源3により所定の高周波電圧Vが印加されており、これにより半導体基板1に高周波電圧が印加される。
【0030】
この状態で半導体基板1の上方において、酸素含有ガスを導入した後、マイクロ波、高周波、及び電子サイクロトロン共鳴の少なくともいずれか一つによってプラズマ4を発生させると、酸化性イオン、酸化性中性ラジカル、電子等が生成される。ここで酸化性イオンには、正または負に帯電した酸素分子(O2)、酸素原子(O)、オゾン(O3)等が含まれる。あるいは、酸素含有ガスとともに窒素含有ガスを導入した場合には、正または負に帯電した一酸化窒素分子(NO)、一酸化二窒素分子(N2O)等も含まれる。そして、半導体基板1に印加される高周波電圧Vの絶対値を適切に選ぶことによって、プラズマ4に含まれるこれらの酸化性イオンは、半導体基板1に向かって加速され、半導体基板1の表面にほぼ垂直に入射する。
【0031】
このとき、半導体基板1の表面に平行な部分には、多量の酸化性イオンが供給され、半導体基板1の表面に垂直な部分には、相対的に少量の酸化性イオンが供給される。これにより、半導体基板1の表面に平行な部分は酸化量が多くなり、半導体基板1の表面に垂直な部分は相対的に酸化量が少なくなるという、異方性酸化が実現できる。
【0032】
同様に、半導体基板1の上方において、窒素含有ガスを導入した後、マイクロ波、高周波、及び電子サイクロトロン共鳴の少なくともいずれか一つによってプラズマ4を発生させると、窒化性イオン、窒化性中性ラジカル、電子等が生成される。ここで窒化性イオンには、正または負に帯電した窒素分子(N2)、窒素原子(N)等が含まれる。あるいは、窒素含有ガスとともに酸素含有ガスを導入した場合には、正または負に帯電した一酸化窒素分子(NO)、一酸化二窒素分子(N2O)等も含まれる。そして、半導体基板1に印加される高周波電圧Vの絶対値を適切に選ぶことによって、プラズマ4に含まれるこれらの窒化性イオンは、半導体基板1に向かって加速され、半導体基板1の表面にほぼ垂直に入射する。
【0033】
このとき、半導体基板1の表面に平行な部分には、多量の窒化性イオンが供給され、半導体基板1の表面に垂直な部分には、相対的に少量の窒化性イオンが供給される。これにより、半導体基板1の表面に平行な部分は窒化量が多くなり、半導体基板1の表面に垂直な部分は相対的に窒化量が少なくなるという、異方性窒化が実現できる。
【0034】
なお、上記の異方性酸化または異方性窒化において、プラズマ4の発生領域の圧力は、例えば10Torr以下が望ましい。圧力が低い方が、酸化性イオンまたは窒化性イオンの発生比率が高くなるため、より顕著な異方性酸化または異方性窒化を実現できるので望ましい。さらに、酸化性イオンまたは窒化性イオンの供給経路の圧力を、例えば10Torr以下と低くすれば、酸化性イオンまたは窒化性イオンの平均自由行程が長くなるため、半導体基板1に深い溝が形成されている場合でも溝の底部に十分な酸化性イオンまたは窒化性イオンを供給できるので望ましい。また、半導体基板1の温度は、例えば室温から800℃程度の範囲で設定できる。ここで、温度が高い方が、形成される酸化膜または窒化膜の絶縁性が向上し、また形成時間が短縮できるので望ましい。
【0035】
(1)実施の形態1
本発明の実施の形態1による半導体装置の製造方法について説明する。本実施の形態1は、不揮発性メモリに本発明を適用した一例に相当する。
【0036】
まず、図2に示されるように、所望の不純物をドーピングしたシリコン基板1の表面に、厚さ10nmのトンネル絶縁膜11を熱酸化法で形成した後、浮遊ゲート電極となる厚さ150nmのリンをドーピングした多結晶シリコン層12、CMP(Chemical Mechanical Polish)加工の際のストッパ膜13、RIE(Reactive Ion Etching)を行う際のマスク膜14を、順次減圧CVD(Chemical Vapor Deposition)法で堆積する。
【0037】
次に、図示されないレジストマスクを用いたRIE法により、マスク膜14、ストッパ膜13、多結晶シリコン層12、トンネル絶縁膜11を順次エッチング加工していく。さらに、半導体基板1の露出領域をエッチングし、図3に示されるように、側壁部及び底部を有する深さ150nmの素子分離溝15を形成する。
【0038】
次に、図4に示されるように、素子分離溝15において表面が露出した半導体基板1上にシリコン酸化膜を上述した異方性酸化法で形成する。マイクロ波、高周波、または電子サイクロトロン共鳴により、酸化性中性ラジカル、酸化性イオンおよび電子を生成し、半導体基板1に高周波電圧を印加して、酸化性イオンを半導体基板1の表面に向かって加速し、半導体基板1の表面に対してほぼ垂直に入射させる。
【0039】
これにより、素子分離溝15の底部は選択的に酸化されて、相対的に厚いシリコン酸化膜21が形成される。一方、素子分離溝15の側壁部1aと浮遊ゲート電極12の側壁部の酸化は抑制されて、相対的に薄いシリコン酸化膜22が形成される。ここで、シリコン酸化膜21の厚さは平均で5nm程度、シリコン酸化膜22の厚さは平均で3nm程度であった。ここで、図4では、トンネル絶縁膜11の側壁部、ストッパ膜13の側壁部およびストッパ膜13の上面部にもシリコン酸化膜22が形成されているが、これらの材料によっては形成されない場合もある。
【0040】
後述する従来の熱酸化法では、側壁部におけるシリコン酸化膜と素子分離溝の底部におけるシリコン酸化膜とがほぼ同じ膜厚で形成される。より詳細には、シリコン基板の結晶面方位によって熱酸化レートが変わるため、通常の(100)基板を用いた場合は、側壁部の膜厚が10〜20%程度厚くなる。これに対し、本実施の形態1における異方性酸化法によれば、側壁部におけるシリコン酸化膜22の膜厚を、底部に対して半分程度まで薄く形成することができる。このため、素子分離溝15間の半導体基板1の幅(チャネル幅)をほとんど細らせることなく、素子分離溝15の底部のRIEによる加工ダメージを除去することができる。これにより、メモリセルの信頼性を劣化させずにパンチスルーを抑制することが可能である。
【0041】
即ち、ダメージが残存すると表面電位の影響により電流が流れてパンチスルーが発生しやすくなるが、底部におけるシリコン酸化膜22を厚く形成しダメージを除去することで抑制が可能となる。
【0042】
また、不揮発性メモリにおいて、半導体基板1における側壁部1aの酸化抑制により、チャネル端におけるドーパント濃度の低下を抑制しブースト比βの変動を抑制することができるので、メモリ誤動作を効果的に回避できる。より詳細には、側壁部1aに形成されたシリコン酸化膜22の膜厚を薄くすることで、このシリコン酸化膜22にドーパントが吸い出されてドーパント濃度が低下したチャネル端領域1bの幅を減少させることができる。
【0043】
ここで、ブースト比βは近似的に以下のように表される。
【0044】
β=Cins/(Cins+Cch)
但し、Cins=Cipd*Ctnl/(Cipd+Ctnl))、
Cipdは、電極間絶縁膜の電気容量、
Ctnlは、トンネル絶縁膜の電気容量、
Cinsは、CipdとCtnlの直列電気容量、
Cchは、チャネルの電気容量とする。
【0045】
さらに、従来の一般的な熱酸化膜と比較し、本実施の形態1の異方性酸化法により形成するシリコン酸化膜21、22は、絶縁破壊耐性が良好である。
【0046】
その後は、通常の製造方法と同様に、図5(a)、(b)に示されたように、全面に厚さ400nmの素子分離用絶縁膜であるシリコン酸化膜31をプラズマCVD法で堆積し、素子分離溝15を完全に埋め込む。ここで、図5(a)、図6(a)、図7(a)、図8(a)はビット線(チャネル長)方向の断面図、図5(b)、図6(b)、図7(b)、図8(b)はワード線(チャネル幅)方向の断面図に相当する。また、図5〜図8では、図4におけるシリコン酸化膜21及び22、チャネル端領域1bの図示を省略する。
【0047】
表面部分のシリコン酸化膜31とマスク膜14とをCMP法で除去し、表面を平坦化する。このとき、ストッパ膜13の表面が露出する。
【0048】
次に、図6(a)、(b)に示されるように、露出したストッパ膜13を選択的にエッチング除去した後、シリコン酸化膜31の露出表面を希フッ酸溶液でエッチング除去して、多結晶シリコン層12の側壁部を露出させる。側壁部の高さは70nmとする。
【0049】
次に、図7(a)、(b)に示されるように、全面にシリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなる3層構造の厚さ15nmの電極間絶縁膜32を減圧CVD法で順次堆積する。さらに、制御ゲート電極となる多結晶シリコン層/タングステンシリサイド層からなる2層構造の厚さ100nmの導電層33を減圧CVD法で順次堆積する。さらに、RIE用のマスク膜34を減圧CVD法で堆積する。
【0050】
次に、図示されていないレジストマスクを用いたRIE法により、マスク膜34、導電層33、電極間絶縁膜32、多結晶シリコン層12を順次エッチング加工して、積層型セル間のスリット部38を形成する。これにより、浮遊ゲート電極12および制御ゲート電極33の形状が確定する。
【0051】
次に、図8(a)、(b)に示されるように、露出面に厚さ10nmの電極側壁酸化膜と呼ばれるシリコン酸化膜35を、上述した異方性酸化法を用いて形成した後、イオン注入法を用いてセル拡散層39を形成する。さらに、全面を覆うように層間絶縁膜となるシリコン酸化膜36を減圧CVD法で形成する。以降の工程で、配線層37等を形成して不揮発性メモリセルを完成させる。
【0052】
ここで、図8(a)に示された断面において、異方性酸化法によりシリコン酸化膜35を形成した段階における構造をより詳細に図9に示す。浮遊ゲート電極12、制御ゲート電極33の側壁部の酸化を抑制することで、この部分のシリコン酸化膜35aの膜厚を薄くし、スリット部38の底部領域に露出したトンネル絶縁膜11の上部領域を選択的に酸化することで、浮遊ゲート電極12の下端部近傍のRIEダメージを受けたトンネル絶縁膜11を効果的に改質する。これにより、セル幅(チャネル長)が細くなるのを抑制しつつ、メモリセルの信頼性を改善できる。ここで、図9では、トンネル絶縁膜11の上層部領域が選択的に酸化される場合を示したが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板1の表層部まで選択的に酸化することもできる。この場合は、浮遊ゲート電極12の下端部とシリコン基板1の表面の距離を増大させることができるので、電界が低減してメモリセルの信頼性をさらに向上させることができる。なお、図9では、電極間絶縁膜32の側壁部、マスク膜34の側壁部およびマスク膜34の上面部にもシリコン酸化膜35aが形成されているが、これらの材料によっては形成されない場合もある。
【0053】
(2)実施の形態1に対する比較例1
比較例1による半導体装置の製造方法では、上記実施の形態1と異なり等方性の熱酸化法によりシリコン酸化膜を形成する。このため、上記実施の形態1における図4に対応する図10に示されたように、半導体基板101aの側壁に形成されるシリコン酸化膜122の膜厚が、素子分離溝15の底部に形成されるシリコン酸化膜121と同様に厚く形成され、セル幅(チャネル幅)が細くなる。ここで、図10では、トンネル絶縁膜11の側壁部、ストッパ膜13の側壁部およびストッパ膜13の上面部にもシリコン酸化膜122が形成されているが、これらの材料によっては形成されない場合もある。
【0054】
また、シリコン酸化膜122の形成時に半導体基板101a中のドーパントが多量に吸い出されて濃度が薄くなったチャネル端101bの幅が広くなり、チャネル領域のドーパント濃度の低下によりセルにおける誤書き込みを引き起こすこととなる。
【0055】
さらに比較例1では、上記実施の形態1における図9に対応する図11に示された工程において、等方性の熱酸化法によりシリコン酸化膜を形成する。このため、浮遊ゲート電極12、電極間絶縁膜32、制御ゲート電極33の側壁のシリコン酸化膜135aの膜厚が、スリット部38の底面におけるシリコン酸化膜135bと同様に厚く形成され、セル幅(チャネル長)が細くなる。ここで、図11では、トンネル絶縁膜11の上層部領域が酸化されているが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板1の表層部まで酸化される場合もある。また、電極間絶縁膜32の側壁部、マスク膜34の側壁部およびマスク膜34の上面部にもシリコン酸化膜35aが形成されているが、これらの材料によっては形成されない場合もある。
【0056】
(3)実施の形態1の変形例1
上記実施の形態1の変形例1による半導体装置の製造方法について説明する。本変形例1は、不揮発性メモリに本発明を適用した一例に相当する。
【0057】
上記実施の形態1における図2、図3に示された工程を経て図12に示されたように、所望の不純物をドーピングした半導体基板1の表面に、厚さ10nmのトンネル絶縁膜11、厚さ150nmのリンをドーピングした多結晶シリコン層12、ストッパ膜13、マスク膜14を順次減圧CVD法で堆積する。次に、マスク膜14、ストッパ膜13、多結晶シリコン層12、トンネル絶縁膜11を順次エッチング加工し、さらに半導体基板1の露出領域をRIE法でエッチングして、側壁部及び底部を有し、深さ150nmの素子分離溝15を形成する。ここで素子分離溝15の幅が底部に向かって減少するように(半導体基板1の素子分離溝15間に突出した部分1aが裾を引く断面形状になるように)、RIEのプロセス条件を調整した。これにより、素子分離溝15に素子分離用絶縁膜を容易に埋め込むことができる。
【0058】
次に、上記実施の形態1と同様に、マイクロ波、高周波、または電子サイクロトロン共鳴により、酸化性イオンを生成して、半導体基板1に高周波電圧を印加する。
【0059】
これにより、酸化性イオンを半導体基板1に対してほぼ垂直に入射させる。その結果、素子分離溝15の底部は選択的に酸化されて、相対的に厚いシリコン酸化膜21が形成される。一方、素子分離溝15の側壁部1aのうちの上部領域と浮遊ゲート電極12の側壁部の酸化は抑制されて、相対的に薄いシリコン酸化膜22が形成される。そして、素子分離溝15の側壁部1aのうちの上部領域から下部領域にかけてシリコン酸化膜22の厚さは、裾引き形状の度合いに応じて、徐々に厚くなっている。ここで、図12では、トンネル絶縁膜11の側壁部には薄いシリコン酸化膜22が形成されていないが、材料によっては形成される場合もある。また、ストッパ膜13の側壁部およびストッパ膜13の上面部にもシリコン酸化膜122が形成されているが、材料によっては形成されない場合もある。
【0060】
このように、異方性酸化法を用いてシリコン酸化膜21、22を形成することで、上記実施の形態1と同様に、素子分離溝15間の半導体基板1の上部領域の幅(チャネル幅)をほとんど細らせることなく、素子分離溝15の底部のRIEによる加工ダメージを除去することができる。これにより、セルの信頼性を劣化させずにパンチスルーを抑制することが可能である。さらに、隣接する半導体基板の突出部1a同士の下部領域の距離が離れることも、パンチスルー抑制効果がある。
【0061】
また、不揮発性メモリにおいて、半導体基板1aの側壁部の酸化を抑制することでチャネル端1bのドーパントの吸出しを抑制し、ブースト比の変動を抑制することができる。
【0062】
さらに、この異方性酸化法で形成するシリコン酸化膜21、22は熱酸化法により形成されたシリコン酸化膜と比較し、絶縁破壊特性が良好である。
【0063】
その後は、上記実施の形態1と同様に、図5(a)、(b)に示されたように、素子分離用絶縁膜であるシリコン酸化膜31をプラズマCVD法で堆積し、素子分離溝15を完全に埋め込む。表面部分のシリコン酸化膜31とマスク膜14とをCMP法で除去し、表面を平坦化する。これにより、ストッパ膜13の表面が露出する。尚、図5〜図8に示された断面では、半導体基板の突出部1aが裾を引く断面形状を有していないが、本変形例1では上述したように裾を引く断面形状を有するものとする。
【0064】
次に、図6(a)、(b)に示されるように、露出したストッパ膜13を選択的にエッチング除去し、シリコン酸化膜31の露出表面を希フッ酸溶液でエッチング除去して多結晶シリコン層12の側壁面を露出させる。
【0065】
次に、図7(a)、(b)に示されるように、全面にシリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなる3層構造の厚さ15nmの電極間絶縁膜32を減圧CVD法で順次堆積する。制御ゲート電極となる多結晶シリコン層/タングステンシリサイド層からなる2層構造の厚さ100nmの導電層33を減圧CVD法で順次堆積する。RIE用のマスク膜34を減圧CVD法で堆積する。
【0066】
次に、RIE法により、マスク膜34、導電層33、電極間絶縁膜32、多結晶シリコン層12を順次エッチング加工し、積層型セル間のスリット部38を形成する。
【0067】
次に、図8(a)、(b)に示されるように、露出面に厚さ10nmの電極側壁酸化膜と呼ばれるシリコン酸化膜35を、異方性酸化法を用いて形成した後、イオン注入法を用いてセル拡散層39を形成する。さらに、全面を覆うように層間絶縁膜となるシリコン酸化膜36を減圧CVD法で形成する。その後は、周知の方法で配線層37等を形成して不揮発性メモリセルを完成させる。
【0068】
ここで、図8(a)に示された断面において、異方性酸化法によりシリコン酸化膜35a、35b、35cを形成した段階における構造をより詳細に図13に示す。上記実施の形態1における断面を示した図9と異なり、この変形例1では多結晶シリコン層から成る浮遊ゲート電極12の幅が下部に向かって広くなるように(浮遊ゲート電極12が裾を引く断面形状になるように)、RIE加工条件が調整されている。
【0069】
この場合においても上記実施の形態1と同様に、浮遊ゲート電極12、制御ゲート電極33の側壁部の酸化を抑制することで、この部分のシリコン酸化膜35aの膜厚を薄くし、スリット部38の底部、及び浮遊ゲート電極12の下端部における裾引き部分を選択的に酸化することで、これらの部分におけるシリコン酸化膜35b、35cの膜厚を厚くすることができる。特に、浮遊ゲート電極12の下端部は鋭角のためセルの書込み/消去動作の際に電界が増大するが、この部分のシリコン酸化膜35cの膜厚を厚く形成することで電界の増大を抑制することができる。これにより、セルの信頼性を改善することができる。ここで、図13では、トンネル絶縁膜11の露出領域が酸化されているが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板1の表層部まで酸化される場合もある。また、電極間絶縁膜32の側壁部、マスク膜34の側壁部およびマスク膜34の上面部にもシリコン酸化膜35aが形成されているが、これらの材料によっては形成されない場合もある。
【0070】
(4)実施の形態1の変形例1に対する比較例2
上記実施の形態1の変形例1に対する比較例2による半導体装置の製造方法について述べる。
【0071】
図14に示されるように、比較例2では異方性酸化法ではなく熱酸化法により等方性の酸化を行ってシリコン酸化膜121、122を形成する。この方法では、素子分離溝15の底部におけるシリコン酸化膜121とほぼ同等の膜厚を有するシリコン酸化膜122が凸状の半導体基板101aの側壁部に形成される。これにより、素子分離溝15の底部においてシリコン基板の突出部の幅が細くなり、パンチスルーを招くこととなる。ここで、図14では、トンネル絶縁膜11の側壁部にはシリコン酸化膜122が形成されていないが、材料によっては形成される場合もある。また、ストッパ膜13の側壁部およびストッパ膜13の上面部にもシリコン酸化膜122が形成されているが、材料によっては形成されない場合もある。
【0072】
また、不揮発性メモリにおいて、半導体基板101aの側壁部に形成された膜厚の厚いシリコン酸化膜122によりチャネル端101bのドーパントの吸出しがより多く発生し、ブースト比の変動が生じる。
【0073】
さらに、上記実施の形態1の変形例における異方性酸化法で形成したシリコン酸化膜より、熱酸化法によるシリコン酸化膜は、絶縁破壊特性が低い。
【0074】
上記実施の形態1の変形例における図13に示された工程に対応する比較例2における断面構造を図15に示す。この変形例では、異方性酸化法の替わりに等方性の熱酸化法を用いて、浮遊ゲート電極12、制御ゲート電極33の側壁に形成するシリコン酸化膜135aと、スリット部38の底部に形成するシリコン酸化膜135bとの膜厚がほぼ同等となり、浮遊ゲート電極12及び制御ゲート電極33が細くなる。ここで、図15では、トンネル絶縁膜11の露出領域が酸化されているが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板1の表層部まで酸化される場合もある。また、電極間絶縁膜32の側壁部、マスク膜34の側壁部およびマスク膜34の上面部にもシリコン酸化膜35aが形成されているが、これらの材料によっては形成されない場合もある。
【0075】
(5)実施の形態2
本発明の実施の形態2による半導体装置の製造方法について説明する。本実施の形態2は、トランジスタ素子に本発明を適用した一例に相当する。
【0076】
図16に示されたように、半導体基板51の表面上にゲート絶縁膜52を形成し、その表面上にゲート電極材としてリンをドーピングした多結晶シリコン、金属化合物、金属シリサイドを堆積してゲート電極53の形状に加工する。
【0077】
上記実施の形態1において説明した異方性酸化法を用いてマイクロ波、高周波または電子サイクロトロン共鳴により酸化性イオンを生成し、半導体基板51に高周波電圧を印加する。酸化性イオンを半導体基板51に向かって加速し、半導体基板51の表面に対してほぼ垂直に入射させる。ゲート電極53の側壁の酸化を抑制してこの部分のシリコン酸化膜63の膜厚を薄くし、露出しているゲート絶縁膜52上のシリコン酸化膜62及びゲート電極53の表面上のシリコン酸化膜61を選択的に酸化して膜厚を厚くする。ここで、図16では、ゲート絶縁膜11の上層部が酸化されているが、ゲート絶縁膜の材料によっては、ゲート絶縁膜全体が酸化される場合がある。あるいは、露出したゲート絶縁膜領域のシリコン基板51の表面部まで酸化される場合もある。
【0078】
これにより、ゲート電極53の側壁の酸化によってゲート電極の幅が細くなるのを抑制しつつ、ゲート絶縁膜52の信頼性を改善することができる。以降の工程において、層間絶縁膜、コンタクトホール、配線層を形成しトランジスタ素子を完成させる。
【0079】
(6)実施の形態2に対する比較例3
上記実施の形態2に対する比較例3による半導体装置の製造方法について説明する。
【0080】
図17に示されたように、半導体基板51の表面上にゲート絶縁膜52を形成し、その表面上にゲート電極53を形成する。
【0081】
上記実施の形態1における異方性酸化法と異なり、等方性の熱酸化法を用いてゲート電極53の表面上、側壁、ゲート絶縁膜52に酸化を行って、同等の膜厚を有するシリコン酸化膜161、163、162を形成する。この結果、ゲート電極53の側壁が酸化されてゲート電極53の幅が細くなってしまう。ここで、図17では、ゲート絶縁膜52の上層部が酸化されているが、ゲート絶縁膜の材料によっては、ゲート絶縁膜全体が酸化される場合がある。あるいは、露出したゲート絶縁膜領域のシリコン基板51の表層部まで酸化される場合もある。
【0082】
(7)実施の形態2の変形例2
本発明の実施の形態2の変形例2による半導体装置の製造方法について説明する。本変形例2は、トランジスタ素子に本発明を適用した一例に相当する。
【0083】
図18に示されたように、半導体基板71の表面上にゲート絶縁膜72を形成し、その表面上にゲート電極材としてリンをドーピングした多結晶シリコン、金属化合物、金属シリサイドを堆積して、RIEによりゲート電極73の幅が下部ほど広くなるように加工する。
【0084】
上記実施の形態1において説明した異方性酸化法を用いてマイクロ波、高周波または電子サイクロトロン共鳴により酸化性イオンを生成し、半導体基板71に高周波電圧を印加する。酸化性イオンを半導体基板71に向かって加速し、半導体基板71の表面に対してほぼ垂直に入射させる。ゲート電極73の側壁の酸化を抑制してこの部分のシリコン酸化膜83の膜厚を薄くし、露出しているゲート絶縁膜72上のシリコン酸化膜82及びゲート電極73の表面上のシリコン酸化膜81を選択的に酸化して膜厚を厚くする。ここで、図18では、ゲート絶縁膜72の上層部が酸化されているが、ゲート絶縁膜の材料によっては、ゲート絶縁膜全体が酸化される場合がある。あるいは、露出したゲート絶縁膜領域のシリコン基板71の表層部まで酸化される場合もある。
【0085】
これにより、ゲート電極73の幅が下部ほど広くなるような場合であっても、ゲート電極73の幅が細くなるのを抑制しゲート絶縁膜72の信頼性を向上することができる。以降の工程において、周知の方法を用いて層間絶縁膜、コンタクトホールを形成し、トランジスタ素子を完成させる。
【0086】
(8)実施の形態2の変形例2に対する比較例4
本発明の実施の形態2の変形例2に対する比較例4による半導体装置の製造方法について説明する。本比較例4は、上記変形例2と同様にトランジスタ素子の製造方法に関する。
【0087】
図19に示されたように、半導体基板71の表面上にゲート絶縁膜72を形成し、その表面上にゲート電極材としてリンをドーピングした多結晶シリコン、金属化合物、金属シリサイドを堆積して、RIEによりゲート電極73の幅が下部ほど広くなるように加工する。
【0088】
上記変形例2と異なり、等方性の熱酸化法を用いてゲート電極73の側壁上にシリコン酸化膜183、露出しているゲート絶縁膜72上にシリコン酸化膜182を同程度に酸化しほぼ等しい膜厚で形成する。ここで、図19では、ゲート絶縁膜72の上層部が酸化されているが、ゲート絶縁膜の材料によっては、ゲート絶縁膜全体が酸化される場合がある。あるいは、露出したゲート絶縁膜領域のシリコン基板71の表層部まで酸化される場合もある。
【0089】
これにより、ゲート電極73の幅が下部ほど広くなるような場合においても、ゲート電極73の幅が細くなることとなる。
【0090】
(9)実施の形態3
本発明の実施の形態3による半導体装置の製造方法について説明する。本実施の形態3は、不揮発性メモリに本発明を適用した一例に相当し、異方性窒化法を用いてシリコン窒化膜を形成するものである。
【0091】
上記実施の形態1における図2、図3に示された工程を経て図20(a)、(b)に示されたように、所望の不純物をドーピングした半導体基板201の表面に、厚さ10nmのトンネル絶縁膜202、厚さ150nmのリンをドーピングした多結晶シリコン層203、ストッパ膜204、マスク膜205を順次減圧CVD法で堆積する。
【0092】
ここで、図20(a)、図21(a)、図22(a)、図23(a)はビット線(チャネル長)方向の断面図、図20(b)、図21(b)、図22(b)、図23(b)はワード線(チャネル幅)方向の断面図に相当する。
【0093】
マスク膜205、ストッパ膜204、多結晶シリコン層203、トンネル絶縁膜202を順次エッチング加工し、半導体基板201の露出領域をエッチングして深さ150nmの素子分離溝206を形成する。
【0094】
次に、上述した異方性窒化法を用いて、マイクロ波、高周波または電子サイクロトロン共鳴により窒化性イオンを生成し、半導体基板201に高周波電圧を印加する。これにより、窒化性イオンを半導体基板201に向かって加速し、半導体基板201に対してほぼ垂直に入射させる。これにより、加工されずに凸状に残った半導体基板201aと浮遊ゲート電極203の側壁部の窒化を抑制してシリコン窒化膜207を薄い膜厚で形成し、素子分離溝206の底部を選択的に窒化して例えば3nmの膜厚の厚いシリコン窒化膜208を形成する。ここで、図20では、トンネル絶縁膜202の側壁部、ストッパ膜204の側壁部、マスク膜205の側壁部およびマスク膜205の上面部にもシリコン窒化膜207が形成されているが、これらの材料によっては形成されない場合もある。
【0095】
これにより、マスク膜205を除去した後に、図21(a)、(b)に示された素子分離溝206を埋めるシリコン酸化膜またはシリコン酸窒化膜からなるシリコン絶縁膜209をCVD法などで堆積する工程において、素子分離溝206の底部に形成された膜厚の厚いシリコン窒化膜208の存在により、この底部における堆積開始時期を側壁部におけるシリコン窒化膜207上の堆積開始時期に比べて遅くすることができる。この結果、側壁部における遅い堆積速度と、底部における速い堆積速度との差を縮めて堆積膜厚の差を縮小することができる。これにより、中央付近に空洞210を有する素子分離溝206を形成することができる。
【0096】
以降の工程では、図22(a)、(b)に示されたように、ストッパ膜204を除去し、多結晶シリコン膜203上に、電極間絶縁膜211、導電層212、マスク膜213を堆積する。
【0097】
次に、図示されないレジスト膜を用いたRIE法により、マスク膜213、導電層212、電極間絶縁膜211、多結晶シリコン層203を順次エッチング加工し、積層型セル間のスリット部214を形成する。
【0098】
次に、異方性窒化法を用いてマイクロ波、高周波、または電子サイクロトロン共鳴により、窒化性イオンを生成し、半導体基板201に高周波電圧を印加する。
【0099】
これにより、窒化性イオンを半導体基板201に向かって加速し、半導体基板201に対してほぼ垂直に入射させることにより、多結晶シリコン膜203から成る浮遊ゲート電極、電極間絶縁膜211、導電層212から成る制御ゲート電極の側壁の窒化を抑制し、露出したトンネル絶縁膜202を選択的に窒化する。
【0100】
これにより、側壁のシリコン窒化膜217の膜厚を薄くし、トンネル絶縁膜202におけるシリコン窒化膜216の膜厚を厚く形成することで、隣接するセル間干渉を防ぎながら、トンネル絶縁膜202の信頼性を改善することができる。ここで、図23では、トンネル絶縁膜202の上層領域が窒化されているが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板1の表層部まで窒化される場合もある。また、電極間絶縁膜211の側壁部、マスク膜213の側壁部およびマスク膜213の上面部にもシリコン窒化膜217が形成されているが、これらの材料によっては形成されない場合もある。以降の工程では、図23に示されたように、シリコン酸化膜218を形成した後、イオン注入法を用いてセル拡散層221を形成する。さらに、全面を覆うように層間絶縁膜となるシリコン酸化膜219を減圧CVD法で形成する。その後は、配線層220等を形成して不揮発性メモリセルを完成させる。
【0101】
本実施の形態3によれば、素子分離溝内へのシリコン絶縁膜の堆積において、素子分離溝の底部に厚いシリコン窒化膜を形成しておくことにより、素子分離溝の底部の堆積開始時期を側壁部よりも遅らせることができ、側壁部と底部との堆積膜厚の差を小さくすることができるため、真中が空洞の素子分離溝を形成することができる。
【0102】
また、本実施の形態3によれば、浮遊ゲート電極、制御ゲート電極の側壁部の窒化を抑制することにより隣接セル間の干渉を防ぎつつ、トンネル絶縁膜の信頼性を向上することができる。また、シリコン窒化膜216中の正の固定電荷によって、拡散層221の抵抗を下げることができるので、メモリセルのオン電流が増大し、メモリ高速動作が可能となる。
【0103】
(10)実施の形態4
本発明の実施の形態4による半導体装置の製造方法について説明する。本実施の形態4は、トランジスタ素子に本発明を適用した一例に相当する。
【0104】
図24に示されたように、半導体基板251の表面上にゲート絶縁膜252を形成し、ゲート電極材として例えばリンをドーピングした多結晶シリコン層を堆積してRIEを行い、ゲート電極253の形状に加工する。
【0105】
異方性窒化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により窒化性イオンを生成する。半導体基板251に高周波電圧を印加することにより、窒化性イオンを半導体基板251に向かって加速しほぼ垂直に入射させる。
【0106】
これにより、ゲート電極253の側壁部の窒化を抑制してこの部分のシリコン窒化膜263の膜厚を薄くし、露出したゲート絶縁膜252を選択的に窒化してこの部分のシリコン窒化膜262の膜厚を厚くする。これにより、ゲート絶縁膜252の信頼性を改善することができる。
【0107】
以降の工程において、層間絶縁膜を形成してコンタクトホールを開孔し、配線層を形成してトランジスタ素子を完成させる。
【0108】
ゲート電極側壁部の窒化を抑制しつつ、ゲート絶縁膜を選択的に窒化することができるため、ゲート電極の幅が細くなるのを抑制できる。また、ゲート電極側壁部のシリコン窒化膜起因の応力による信頼性劣化を低減できる。
【0109】
(11)実施の形態5
本発明の実施の形態5による半導体装置の製造方法について説明する。本実施の形態5は、トランジスタ素子に本発明を適用した一例に相当する。この製造方法は、許容される製造工程温度が制限される金属材料をゲート電極材に用いる場合に適用される。
【0110】
図25に示されるように、所望の不純物をドーピングした半導体基板301の表面上に、ダミーゲート膜となる例えば厚さ150nmの多結晶シリコン膜を減圧CVD(Chemical Vapor Deposition)法で堆積する。図示されないレジストマスクを用いたRIE法により、多結晶シリコン膜にエッチングを行い、ダミーゲート膜302を形成し半導体基板301の一部を露出させる。
【0111】
次に、図26に示されたように、ダミーゲート膜302上に例えばシリコン窒化膜等の絶縁膜を堆積し、RIEを行ってダミーゲート膜302の側壁のみに絶縁膜303が残るように加工する。さらに、絶縁膜304を堆積した後、CMP加工を行ってダミーゲート膜302の高さに平坦化する。
【0112】
次に、図27に示されたように、エッチングによりダミーゲート膜302を除去した後、露出表面全体に厚さ2nmの絶縁膜305、306を形成する。ここで、絶縁膜305は、絶縁膜303で囲まれた半導体基板301の表面上に形成されたもので、ゲート絶縁膜となる。また、絶縁膜306は、絶縁膜303の側壁部に形成されたものである。
【0113】
さらに、異方性酸化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により酸化性イオンを生成し、半導体基板301に高周波電圧を印加する。酸化性イオンを半導体基板301に向かって加速し、半導体基板301に対してほぼ垂直に入射させることにより、側壁部の絶縁膜306の酸化を抑制して膜厚を薄くし、底面に露出したゲート絶縁膜305を選択的に酸化してゲート絶縁膜305の酸化改質領域307を厚くする。
【0114】
以降の工程では、図28に示されたように、金属または金属化合物を堆積してゲート電極308を形成し、層間絶縁膜、コンタクトホール、配線層を形成してトランジスタ素子を完成させる。
【0115】
本実施の形態5によれば、側壁部における絶縁膜306の酸化を抑制しつつ、ゲート絶縁膜305を選択的に酸化することにより、ゲート絶縁膜の信頼性を向上することができる。また、以降の製造工程中に絶縁膜303や絶縁膜304から拡散してくる酸素によってゲート電極308が酸化されることを抑制することが可能である。
【0116】
(12)実施の形態6
本発明の実施の形態6による半導体装置の製造方法について説明する。本実施の形態6は、不揮発性メモリに本発明を適用した一例に相当する。
【0117】
図29に示されるように、所望の不純物をドーピングした半導体基板301の表面上に、厚さ100nmのシリコン窒化膜302を減圧CVD法で形成し、RIE用のマスク膜303を減圧CVD法で堆積する。
【0118】
図示されないレジストマスクを用いたRIE法により、マスク膜303、シリコン窒化膜302を順次エッチング加工し、さらに半導体基板301の露出領域をエッチングして、深さ150nmの素子分離溝304を形成する。
【0119】
次に、図30に示されるように、露出した半導体基板301の表面上に厚さ5nmの図示されないシリコン酸化膜を熱酸化法で形成する。全面に厚さ400nmの素子分離用の絶縁膜であるシリコン酸化膜305をプラズマCVD法で堆積して、素子分離溝304を埋め込む。表面部分のシリコン酸化膜305をCMP法で除去して表面を平坦化する。この段階で、シリコン窒化膜302の表面が露出する。
【0120】
次に、図31に示されるようにシリコン窒化膜302を選択的にエッチング除去し、半導体基板301の一部の表面を露出させる。
【0121】
露出した半導体基板301の表面上に、熱酸化法により厚さ10nmのトンネル酸化膜306を形成する、さらに、異方性窒化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により窒化性イオンを生成し、半導体基板301に高周波電圧を印加する。窒化性イオンを半導体基板301に向かって加速し、半導体基板301に対してほぼ垂直に入射させる。これにより、シリコン酸化膜305の側壁部における窒化を抑制してこの部分のシリコン窒化膜308の膜厚を薄くし、トンネル酸化膜306を選択的に窒化してこの部分のシリコン窒化膜307の膜厚を厚く形成する。このようにして、トンネル酸化膜306の表層を窒化してシリコン窒化膜(あるいはシリコン酸窒化膜)307を形成する。
【0122】
尚、露出した半導体基板301の表面上に熱酸化法によりトンネル酸化膜306を形成して異方性窒化を行っているが、その順序を入れ替えて、異方性窒化を行った後に熱酸化を行ってもよい。さらには、異方性窒化した後に熱アニールを行ってもよい。あるいはまた、熱酸化工程を省略してもよい。
【0123】
以降の工程で、図32に示されたように、浮遊ゲート電極となる多結晶シリコン膜309を形成し、電極間絶縁膜310、制御ゲート電極311を形成してメモリセル構造を完成させる。
【0124】
本実施の形態6によれば、異方性窒化法を用いることにより、側壁部分のシリコン酸化膜305の窒化を抑制できるため、隣接セル間の干渉を抑制することが可能である。特に、図31に示された側壁におけるシリコン窒化膜308の膜厚が厚くなると、シリコン窒化膜は誘電率が高いため、隣接するセル間が近接して相互に干渉する現象が発生する。このような現象を抑制することができる。
【0125】
また、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極の側壁の窒化を抑制することにより隣接セル間干渉を防ぎつつ、トンネル絶縁膜の信頼性を向上することができる。
【0126】
(13)実施の形態7
本発明の実施の形態7の半導体装置の製造方法について説明する。本実施の形態7は、不揮発性メモリに本発明を適用した一例に相当し、制御電極が金属層を含み、また電極間絶縁膜が高誘電体絶縁層を含むものである。
【0127】
ここで、図33(a)、図34(a)、図35(a)、図36(a)、図37(a)はビット線(チャネル長)方向の断面図、図33(b)、図34(b)、図35(b)、図36(b)、図37(b)はワード線(チャネル幅)方向の断面図に相当する。
【0128】
所望の不純物をドーピングした半導体基板401の表面上に、厚さ10nmのトンネル絶縁膜402を熱酸化法で形成する。トンネル絶縁膜402上に浮遊ゲート電極となる厚さ150nmのリンをドーピングした多結晶シリコン層403、CMP加工の際のストッパ膜404、RIEを行う際のマスク膜405を減圧CVD法で堆積する。
【0129】
RIE法により、マスク膜405、ストッパ膜404、多結晶シリコン層403、トンネル絶縁膜402を順次エッチング加工していく。半導体基板401の露出領域をエッチングし、深さ150nmの素子分離溝406を形成する。
【0130】
次に、図34(a)、(b)に示されたように、全面に厚さ400nmの素子分離用の絶縁膜であるシリコン酸化膜407をプラズマCVD法で堆積し、素子分離溝406内をシリコン酸化膜407で埋め込む。シリコン酸化膜407およびマスク膜405をCMP法で除去し、表面を平坦化する。このとき、ストッパ膜404の表面が露出する。
【0131】
次に、図35(a)、(b)に示されるように、露出したストッパ膜404を選択的にエッチング除去した後、シリコン酸化膜407の露出表面を希フッ酸溶液でエッチング除去して、多結晶シリコン層403の側壁面を露出させる。側壁面の高さは70nmとする。希フッ酸に浸して多結晶シリコン層403の表面上の図示されていない自然酸化膜を除去する。
【0132】
次に、図36(a)、(b)に示されたように、成膜反応炉内でハフニア膜を電極間絶縁膜411として堆積する。尚、本実施の形態7では、ハフニア膜を電極間絶縁膜411に用いるが、例えばAl2O3、ZrO2、LaO2、HfSiO、ZrSiO、HfAlO、ZrAlO、LaAlO等の、比誘電率が4以上の高誘電体膜を形成してもよい。
【0133】
制御ゲート電極となる多結晶シリコン層/タングステンシリサイド層からなる2層構造金属化合物の厚さ100nmの導電層412を減圧CVD法で順次堆積し、さらに、RIE用のマスク膜413を減圧CVD法で堆積する。
【0134】
本実施の形態7では、制御ゲート電極としての導電層412を、多結晶シリコン層/タングステンシリサイド層から成る2層構造としている。しかし、コバルトシリサイド(CoSi)、ニッケルシリサイド(NiSi)、タンタル窒化物(TaN)、チタン窒化物(TiN)、タングステン窒化物(WN)、タンタルシリコン窒化物(TaSiN)、チタンシリコン窒化物(TiSiN)等の単層またはいずれかの組み合わせの積層構造としてもよい。
【0135】
その後、図示されないレジストマスクを用いたRIE法により、マスク膜413、導電層412、電極間絶縁膜411、多結晶シリコン層403を順次エッチング加工し、積層型セル間のスリット部420を形成する。
【0136】
次に、図37(a)、(b)に示されたように、異方性酸化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により酸素と水素の混合ガスから酸化性イオンを生成し、半導体基板に高周波電圧を印加する。これにより、そのうちの酸化性イオンを半導体基板に向かって加速し、半導体基板に対してほぼ垂直に入射させることで、露出面に電極側壁酸化膜と呼ばれる厚さ5nm程度のシリコン酸化膜421を形成する。このとき、浮遊ゲート電極としての多結晶シリコン層413、制御ゲート電極としての導電層412の側壁部の酸化は抑制され、露出したトンネル絶縁膜402を選択的に酸化することができる。ここで、図37では、トンネル絶縁膜402の上層部領域が選択的に酸化される場合を示したが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板1の表層部まで選択的に酸化することもできる。この場合は、浮遊ゲート電極403の下端部とシリコン基板401の表面の距離を増大させることができるので、電界が低減してメモリセルの信頼性をさらに向上させることができる。なお、図37では、電極間絶縁膜411の側壁部、マスク膜413の側壁部およびマスク膜413の上面部にもシリコン酸化膜421が形成されているが、これらの材料によっては形成されない場合もある。
【0137】
ここで、水素と酸素の混合ガスによる異方性酸化を行うことにより、金属化合物から成る制御ゲート電極としての導電層412の酸化が抑制されて、制御ゲート電極の高抵抗化によるメモリ誤動作を回避できる。また、電極間絶縁膜411が本実施例のように酸化物からなる場合には、水素により還元されて絶縁性が劣化するのを抑制できる。そして、これらの電極高抵抗化や電極間絶縁膜劣化を抑制しつつ、トンネル絶縁膜402の信頼性を改善することができる。
【0138】
ここで、水素と酸素の混合ガスで異方性酸化を行っているが、水素を含まない酸素ガスで異方性酸化を行ってもよい。
【0139】
以降の工程では、イオン注入法を用いてセル拡散層424を形成する。さらに、全面を覆うように層間絶縁膜となるシリコン酸化膜422、シリコン窒化膜423を減圧CVD法で形成して不揮発性メモリセルを完成させる。
【0140】
本実施の形態7によれば、電極間絶縁膜が水素による還元性を有する場合でも、電極間絶縁膜の還元による絶縁性劣化を抑制しつつ、トンネル絶縁膜の信頼性を向上することができる。
【0141】
(14)実施の形態8
本発明の実施の形態8による半導体装置の製造方法について説明する。本実施の形態8は、不揮発性メモリに本発明を適用した一例に相当する。尚、図38(a)、図39(a)、図40(a)、図41(a)、図42(a)、図43(a)はワード線(チャネル幅)方向の断面図、図38(b)、図39(b)、図40(b)、図41(b)、図42(b)、図43(b)はビット線(チャネル長)方向の断面図であるとする。
【0142】
まず、図38(a)、(b)に示されるように、所望の不純物をドーピングした半導体基板501の表面上に、素子分離加工のためのマスク材502をCVD法で堆積する。図示されないレジストマスクを用いたRIE法により、マスク材502をエッチング加工し、半導体基板501の露出領域をエッチングして、深さ100nmの素子分離溝503を形成する。尚、素子分離溝503の幅および素子形成領域の幅は、ともに約40nmとする。
【0143】
次に、図39(a)、(b)に示されるように、全面に素子分離用のシリコン酸化膜504を堆積し、素子分離溝503を完全に埋め込む。その後、表面部分のシリコン酸化膜504をCMP法で除去して表面を平坦化する。これにより、マスク材502の表面が露出する。
【0144】
次に、図40(a)、(b)に示されるように、露出したマスク材502を化学薬液等で選択的にエッチング除去する。さらに、シリコン酸化膜504の露出面を希フッ酸溶液を用いて半導体基板501と同じ高さまでエッチング除去する。
【0145】
次に、図41(a)、(b)に示されるように、厚さ3nmのトンネル酸化膜505を熱酸化法で形成する。電荷蓄積層となる厚さ5nmのシリコン窒化膜506をCVD法で堆積し、ブロック絶縁膜となる厚さ30nmのアルミナ膜507をALD(Atomic Layer Deposition)法で堆積する。さらに、制御ゲート電極となる多結晶シリコン層/タングステンシリサイド層からなる2層構造の厚さ100nmの導電層508をCVD法で堆積する。
【0146】
次に、図42(a)、(b)に示されるように、RIEのマスク材となるシリコン窒化膜509をCVD法で堆積する。マスク材502と直交するパターンを有する図示されないレジストマスクを用いたRIE法により、マスク材509、制御ゲート電極材としての導電層508、ブロック絶縁膜としてのアルミナ膜507、電荷蓄積層としてのシリコン窒化膜506を順次エッチング加工して、制御ゲート電極を形成する。シリコン窒化膜506の幅および間隔は、ともに約40nmとする。
【0147】
ここで、電荷蓄積層としてのシリコン窒化膜506は、下部ほど幅が広くなるような、いわゆる裾を引く形状に形成してもよい。
【0148】
次に、図43(a)、(b)に示されるように、異方性酸化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により酸素と水素の混合ガスから酸化性イオンを生成し、半導体基板に高周波電圧を印加する。これにより、そのうちの酸化性イオンを半導体基板501に向かって加速し、半導体基板501に対してほぼ垂直に入射させることで、電荷蓄積層としてのシリコン窒化膜506、制御ゲート電極としての導電層508の側壁の酸化を抑制し、露出しているトンネル絶縁膜505を選択的に酸化してトンネル絶縁膜505を酸化改質し、改質領域512を形成する。ここで、図43では、トンネル絶縁膜505全体が改質領域512に変換されているが、トンネル絶縁膜の材料によっては、トンネル絶縁膜の上層部が改質される場合がある。あるいは、露出したトンネル絶縁膜領域のシリコン基板501の表層部に酸化層が形成される場合もある。
【0149】
これにより、制御ゲート電極としての導電層508の側壁部の酸化を抑制して、制御ゲート電極の幅が細くなるのを回避し、さらに、制御ゲート電極の側壁部に形成された酸化層によって不純物拡散層の形状がばらつくのを防ぐと共に、トンネル絶縁膜505の信頼性を向上させることができる。
【0150】
尚、電荷蓄積層としてのシリコン窒化膜506が裾を引いた形状を有する場合には、裾の部分も選択的に厚く酸化されることとなり、セルの誤動作や動作特性ばらつきを抑制できる。
【0151】
以降の工程では、CVD法により厚さ10nmのゲート側壁酸化膜510を形成する。イオン注入と熱アニールとを行って不純物拡散層513を形成する。CVD法等を用いて層間絶縁膜511を形成し、さらに図示されない配線層等を形成して不揮発性メモリセルを完成させる。
【0152】
(15)実施の形態9
本発明の実施の形態9による半導体装置の製造方法について説明する。本実施の形態9は、半導体基板の一部にSOI構造領域を形成することで、同一半導体基板上に周辺回路領域と、SOI構造領域上にメモリセル領域とを形成する装置に本発明を適用した一例に相当する。
【0153】
図44に示されるように、周辺回路領域602とメモリセル領域603との間で段差をつけるために、シリコン窒化膜等の図示されないマスク材を半導体基板601上にCVD法で堆積する。
【0154】
図示されないレジストマスクを用いたRIE法により、マスク材をエッチング加工して一部を露出する。このマスク材を用いて、半導体基板601の露出領域をエッチングにより除去し、50nmの段差があるメモリセルが形成される平坦部である周辺回路領域602と、周辺回路が形成される平坦部であるメモリセル領域603とを形成する。
【0155】
異方性酸化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により酸化性イオンを生成し、半導体基板601に高周波電圧を印加する。これにより、酸化性イオンを半導体基板601に向かって加速し、半導体基板601に対してほぼ垂直に入射させる。図45において、段差の側壁部606の酸化を抑制しながら、選択的に平坦部である周辺回路領域602とメモリセル領域603とを酸化することで、それぞれにシリコン酸化膜604、605を10nmの膜厚で形成する。
【0156】
ここでは、異方性酸化法を用いてシリコン酸化膜604、605を形成しているが、同様に異方性窒化法を用いてシリコン窒化膜を周辺回路領域602、メモリセル領域603に形成してもよい。
【0157】
その後、段差の側壁部606において形成された側壁酸化膜が除去される程度に薬液エッチングを行う。さらに、図46に示されたように減圧CVD法を用いてアモルファスシリコン膜607を100nmの膜厚で堆積する。アニール処理を行って、アモルファスシリコン膜607を単結晶化する。
【0158】
アモルファスシリコン膜607にCMP加工を行い、周辺回路領域602上のアモルファスシリコン膜607を除去してこの部分のシリコン酸化膜604と同一の高さとなるように、メモリセル領域603上のアモルファスシリコン膜607を除去して平坦化する。以降の工程により、周辺回路領域602にメモリセルを形成し、メモリセル領域603に周辺回路を形成して半導体装置として完成させる。
【0159】
本実施の形態9によれば、段差のある側壁部606に形成されたシリコン酸化膜を除去し、さらに半導体基板601上にエピタキシャル成長をさせる際に側壁部606の酸化又は窒化を抑制することにより、この部分のシリコン酸化膜又はシリコン窒化膜の除去による段差位置がずれることを抑制することができる。これにより、側壁部606の位置を基準として回路形成を行う際に支障をきたすおそれがない。
【0160】
上記実施の形態はいずれも一例であって、本発明の技術的範囲内において様々に変形することが可能である。例えば、各実施の形態における異方性酸化を異方性窒化に替えてもよく、あるいは異方性窒化を異方性酸化に替えて行ってもよい。
【0161】
また本発明には、以下のような半導体装置の製造方法も含まれる。
【0162】
例えば、半導体基板の表面に、側壁部及び底部を有し、かつ底部に向かって幅が減少する下部領域を有する素子分離溝を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記素子分離溝の側壁部及び前記素子分離溝の底部に供給し、前記素子分離溝の側壁部及び前記素子分離溝の底部に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする半導体装置の製造方法であってもよい。
【0163】
あるいは、半導体基板上にダミーゲート膜となる第1の膜を形成する工程と、所定領域の前記第1の膜をエッチング除去してダミーゲート膜を形成し、前記半導体基板の表面を一部露出させる工程と、前記ダミーゲート膜を覆うように、第1の絶縁膜を形成する工程と、前記第1の絶縁膜に対してエッチングを行い、前記ダミーゲート膜の側面部に前記第1の絶縁膜からなる側壁絶縁膜を形成する工程と、前記ダミーゲート膜及び前記側壁絶縁膜を覆うように、第2の絶縁膜を形成する工程と、前記第2の絶縁膜の表面部を平坦化して前記ダミーゲート膜の上面を露出させる工程と、前記ダミーゲート膜を除去して前記側壁絶縁膜の側面からなる側壁部及び前記半導体基板の表面からなる底部を有するスリット部を形成する工程と、少なくとも前記スリット部の底面にゲート絶縁膜の一部となる第3の絶縁膜を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、前記スリット部を埋め込むようにゲート電極材としての導電材を堆積する工程とを備えることを特徴とする半導体装置の製造方法も本発明として含まれる。
【0164】
あるいはまた、半導体基板上にダミーゲート膜となる第1の膜を形成する工程と、所定領域の前記第1の膜及び前記半導体基板の所定の深さまでの部分をエッチング除去して、ダミーゲート膜を形成するとともに、第1の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝を第1の絶縁膜で埋め込む工程と、前記第1の絶縁膜の表面部を平坦化して前記ダミーゲート膜の上面を露出させる工程と、前記ダミーゲート膜を除去して前記第1の絶縁膜の側面からなる側壁部及び前記半導体基板の表面からなる底部を有するスリット部を形成する工程と、少なくとも前記スリット部の底面にトンネル絶縁膜の一部となる第2の絶縁膜を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行うことにより、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極及び前記第1の絶縁膜上に電極間絶縁膜、制御ゲート電極を順次形成する工程とを備えることを特徴とする半導体装置の製造方法であってもよい。
【図面の簡単な説明】
【0165】
【図1】本発明の実施の形態1〜9による半導体装置の製造法において用いる異方性酸化法、異方性窒化法を行う際の装置の配置を示した説明図。
【図2】本発明の実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図3】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図4】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図5】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図6】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図7】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図8】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図9】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図10】本発明の実施の形態1に対する比較例1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図11】同比較例1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図12】本発明の実施の形態1の変形例1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図13】同変形例1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図14】本発明の実施の形態1の変形例1に対する比較例2による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図15】同比較例2による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図16】本発明の実施の形態2による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図17】本発明の実施の形態2に対する比較例3による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図18】本発明の実施の形態2の変形例2による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図19】本発明の実施の形態2の変形例2に対する比較例4による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図20】本発明の実施の形態3による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図21】同実施の形態3による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図22】同実施の形態3による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図23】同実施の形態3による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図24】本発明の実施の形態4による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図25】本発明の実施の形態5による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図26】同実施の形態5による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図27】同実施の形態5による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図28】同実施の形態5による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図29】本発明の実施の形態6による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図30】同実施の形態6による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図31】同実施の形態6による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図32】同実施の形態6による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図33】本発明の実施の形態7による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図34】同実施の形態7による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図35】同実施の形態7による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図36】同実施の形態7による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図37】同実施の形態7による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図38】本発明の実施の形態8による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図39】同実施の形態8による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図40】同実施の形態8による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図41】同実施の形態8による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図42】同実施の形態8による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図43】同実施の形態8による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図44】本発明の実施の形態9による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図45】同実施の形態9による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図46】同実施の形態9による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図47】同実施の形態9による半導体装置の製造方法を工程別に示す素子の縦断面図。
【符号の説明】
【0166】
1、51、71、201、251、301、401、501 半導体基板
2 ステージ
3 電源
4 プラズマ
11、202、306、402 トンネル絶縁膜
12、203、403 リンをドーピングした多結晶シリコン層
15、206、304、406、503 素子分離溝
21、22、31、35、62、63、81、82、305、407、504 シリコン酸化膜
32、211、411 電極間絶縁膜
33、213、412 導電層
38、214、420 スリット部
52、72、252 ゲート絶縁膜
53、73、253 ゲート電極
203 浮遊ゲート電極
207、208、262、302、307、308 シリコン窒化膜
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
従来は、半導体装置を以下のような工程を経て製造していた。所望の不純物をドーピングした半導体基板の表面上に、トンネル絶縁膜、浮遊ゲート電極用の不純物をドーピングした多結晶シリコン層、CMP(Chemical Mechanical Polish)用のストッパ膜、RIE(Reactive Ion Etching)用のマスク膜を順次堆積する。
【0003】
RIE法によりマスク膜、ストッパ膜、多結晶シリコン層、トンネル絶縁膜を順次エッチング加工する。さらに、半導体基板の露出領域をエッチングして素子分離溝を形成する。
【0004】
露出した半導体基板表面に熱酸化法でシリコン酸化膜を形成し、さらに全面にシリコン酸化膜を堆積して、素子分離溝を完全に埋め込む。シリコン酸化膜及びマスク膜をCMP法で除去して表面を平坦化し、ストッパ膜の表面を露出させる。
【0005】
ストッパ膜を選択的にエッチング除去した後、シリコン酸化膜の露出表面を希フッ酸溶液でエッチング除去し、多結晶シリコン層の側壁面を露出させる。
【0006】
全面にシリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなる3層構造の電極間絶縁膜を堆積した後、制御ゲート電極となる多結晶シリコン層/タングステンシリサイド層からなる2層構造の導電層を堆積し、さらにRIE用のマスク膜を堆積する。
【0007】
RIE法により、マスク膜、導電層、電極間絶縁膜、多結晶シリコン層を順次エッチング加工して、積層型セル間のスリット部を形成する。これにより、浮遊ゲート電極および制御ゲート電極の形状が確定する。
【0008】
露出面に電極側壁酸化膜としてシリコン酸化膜を熱酸化法で形成した後、セル拡散層を形成し、さらに全面を覆うように層間絶縁膜としてシリコン酸化膜を形成する。その後、配線層等を形成し不揮発性メモリセルを完成させる。しかし、上述した従来の製造方法には、次のような問題があった。
【0009】
a)不揮発性メモリセルにおいて、微細化が進むとワード線方向(チャネル幅方向)のセル幅(チャネル幅)が細くなることによるメモリセルの信頼性の低下が顕著に見られるようになる。従って、シリコン酸化膜で素子分離溝を埋め込む前にRIE加工ダメージを修復する目的で行う酸化を、熱酸化法のような等方的な酸化で行うと、セル幅が細くなりすぎてメモリセルの信頼性が低下する。同時に、半導体基板の側壁が熱酸化されてチャネル領域のドーパントが酸化膜に吸い出されることによるドーパント濃度の低下が起こり、メモリセルの誤書き込みを引き起こしていた。
【0010】
また、微細化が進み素子分離溝の幅が細くなると、素子分離溝内をほぼ完全に絶縁膜で埋め込んだ場合、隣接素子間の寄生容量が無視できなくなって、いわゆる隣接セル間干渉と呼ばれるメモリ誤動作を起こすため、素子分離溝内に空洞を設ける必要がある。しかし、素子分離溝内に堆積法で絶縁膜を埋め込む場合には、素子分離溝の側壁部に絶縁膜が堆積されにくいため、空洞形成が容易ではなかった。
【0011】
b)不揮発性メモリセルにおいて、RIE法により、多結晶シリコン層を加工して浮遊ゲート電極を形成する際に、浮遊ゲート電極の下端部が尖った形状になり、メモリセルの書込み/消去動作時に局所的に強い電界が生じてメモリセルの信頼性を低下させる。そこで、電極側壁酸化膜であるシリコン酸化膜を熱酸化法で形成することで、浮遊ゲート電極の下端部と半導体基板表面との距離を増大させ、また、浮遊ゲート電極の下端部の曲率を増大させて、局所的に生じる強い電界を低減している。しかし微細化が進むと、熱酸化法で形成される浮遊ゲート電極の側壁部の酸化量が無視できなくなり、セル幅(チャネル長)が細くなりすぎて、メモリセル特性の制御が困難となりメモリ誤動作を引き起こしていた。
【0012】
また、微細化が進むにつれて、RIE法により多結晶シリコン層を加工して浮遊ゲート電極を形成する際に、浮遊ゲート電極の幅が下部ほど広くなり易い(いわゆる裾を引く形状になり易い)。このため、浮遊ゲート電極の下端部が著しく尖った形状になって、セルの信頼性低下を助長する要因となっていた。
【0013】
c)トランジスタ素子においても、問題点b)と同様の問題があり、トランジスタの信頼性低下の要因となっていた。
【0014】
d)不揮発性メモリセルにおいて、制御ゲート電極をタングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、タングステン、タンタル、チタン、タングステン窒化物、タンタル窒化物、チタン窒化物等の金属、金属シリサイド、金属窒化物で形成した場合に、以下のような問題が生じていた。RIE法によりマスク膜、導電層、電極間絶縁膜、多結晶シリコン層を順次エッチング加工し、積層型セル間のスリット部を形成し、浮遊ゲート電極および制御ゲート電極の形状を確定する。露出面に、電極側壁酸化膜と称されるシリコン酸化膜を熱酸化法により形成すると、金属、金属シリサイド、金属窒化物の酸化が促進され、導電性が低下するという問題があった。また、酸化による膨張がその後の拡散層形成工程における弊害となっていた。
【0015】
e)金属、金属シリサイド、金属窒化物をゲート電極としたトランジスタ素子においても、上記(d)において述べた不揮発性メモリセルと同様の問題が発生していた。
【0016】
f)不揮発性メモリセルにおいて、電極間絶縁膜を、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなる3層構造の替わりに、アルミナ、ハフニア、ジルコニア、アルミニウムシリケート、ハフニウムシリケート、ジルコニウムシリケートなどの、酸素を含む高誘電体絶縁膜で形成した場合に、次のような問題があった。RIE法により、マスク膜、導電層、電極間絶縁膜、多結晶シリコン層を順次エッチング加工して積層型セル間のスリット部を形成し、浮遊ゲート電極および制御ゲート電極の形状を確定した後、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜を熱酸化法で形成する工程において、熱酸化法が水素などの還元雰囲気で行われる場合、電極間絶縁膜から酸素の引き抜き反応が起こり、電極間絶縁膜の絶縁特性劣化を引き起こしていた。
【0017】
g)不揮発性メモリにおいて、同一半導体基板上における半導体基板の平坦部に周辺トランジスタを形成し、メモリセルを部分SOI(Silicon on Insulator)基板上に形成する場合がある。このような場合、平坦部と部分SOI基板との境界にエッチングにより段差を形成する。この後、従来は熱酸化法により平坦部と段差のある側壁との両方を酸化していた。
【0018】
その後、側壁の酸化膜をエッチングにより除去したとしても、酸化とエッチングとにより段差の位置がずれる。この位置は、周辺トランジスタとメモリセルとの境界に相当しパターン形成の際の基準となる。よって、この位置がずれるとパターンずれを起こすこととなっていた。
【0019】
以下、従来の不揮発性メモリセルの製造方法を開示した文献名を記載する。
【特許文献1】特開2006−222203号公報
【発明の開示】
【発明が解決しようとする課題】
【0020】
本発明は、素子分離溝やゲート電極の側壁部及び底部に、等方的な酸化または窒化を行う場合に生じていた問題を解消することを目的とする。
【課題を解決するための手段】
【0021】
本発明の一態様による半導体装置の製造方法は、半導体基板の表面に、側壁部及び底部を有する素子分離溝を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記素子分離溝の側壁部及び前記素子分離溝の底部に供給し、前記素子分離溝の側壁部及び前記素子分離溝の底部に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする。
【0022】
本発明の一態様による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極材としての導電膜を形成する工程と、前記導電膜にエッチング加工を行って、側壁部を有するゲート電極を形成し、かつ前記ゲート絶縁膜の表面を一部露出させる工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記ゲート電極の側壁部及び前記ゲート絶縁膜が露出した領域に供給し、前記ゲート絶縁膜の側壁部及び前記ゲート絶縁膜が露出した領域に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする。
【0023】
本発明の一態様による半導体装置の製造方法は、半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第1の導電膜を順次形成する工程と、所定領域の前記第1の導電膜、前記トンネル絶縁膜、前記半導体基板の所定の深さまでの部分をエッチング除去して、第1の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝を絶縁膜で埋め込む工程と、前記絶縁膜の表層部を除去して前記第1の導電膜の上面を露出させる工程と、前記第1の導電膜の上面及び前記絶縁膜上に電極間絶縁膜、制御ゲート電極材としての第2の導電膜を順次形成する工程と、所定領域の前記第2の導電膜、前記電極間絶縁膜、前記第1の導電膜をエッチング除去して、前記第1の方向と直交する第2の方向に沿って、前記第2の導電膜の側面、前記電極間絶縁膜の側面、前記第1の導電膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする。
【0024】
本発明の一態様による半導体装置の製造方法は、半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第1の導電膜を順次形成する工程と、所定領域の前記第1の導電膜、前記トンネル絶縁膜、前記半導体基板の所定の深さまでの部分をエッチング除去して、第1の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝を第1の絶縁膜で埋め込む工程と、前記第1の絶縁膜の表層部を除去して少なくとも前記第1の導電膜の上面を露出させる工程と、前記露出した第1の導電膜の上面に電極間絶縁膜としての高誘電体絶縁膜、ゲート電極材としての第2の導電膜を順次形成する工程と、所定領域の前記第2の導電膜、前記高誘電体絶縁膜、前記第1の導電膜をエッチング除去して、前記第1の方向と直交する第2の方向に沿って、前記第2の導電膜の側面、前記高誘電体絶縁膜の側面、前記第1の導電膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、前記スリット部を第2の絶縁膜で埋め込む工程とを備えることを特徴とする。
【0025】
本発明の一態様による半導体装置の製造方法は、半導体基板上に第1の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝を第1の絶縁膜で埋め込む工程と、前記第1の絶縁膜の表層部を除去して少なくとも前記半導体基板の表面を露出させる工程と、前記半導体基板の表面部及び前記第1の絶縁膜上にトンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜、制御ゲート電極材としての第1の導電膜を順次形成する工程と、所定領域の前記第1の導電膜、前記電荷ブロック絶縁膜、前記電荷蓄積絶縁膜をエッチング除去して、前記第1の方向と直交する第2の方向に沿って、前記第1の導電膜の側面、前記電荷ブロック膜の側面、前記電荷蓄積膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、前記スリット部を第2の絶縁膜で埋め込む工程とを備えることを特徴とする。
【0026】
本発明の一態様による半導体装置の製造方法は、半導体基板にエッチング加工を行い、第1の平坦部と、前記第1の平坦部との境界に段差部を有するように第2の平坦部とを形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記第1の平坦部、前記第2の平坦部及び前記段差部に供給し、前記第1の平坦部、前記第2の平坦部及び前記段差部に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする。
【発明の効果】
【0027】
本発明の半導体装置の製造方法によれば、素子分離溝やゲート電極の側壁部及び底部に、等方的な酸化または窒化を行う場合に生じていた問題を解消することができる。
【発明を実施するための最良の形態】
【0028】
本発明の実施の形態による半導体装置の製造方法について、図面を参照して説明する。
【0029】
後述する実施の形態では、異方性酸化法又は異方性窒化法を用いる点に特徴がある。図1に示されたように、ステージ2上に半導体基板1が載置されている。ステージ2には電源3により所定の高周波電圧Vが印加されており、これにより半導体基板1に高周波電圧が印加される。
【0030】
この状態で半導体基板1の上方において、酸素含有ガスを導入した後、マイクロ波、高周波、及び電子サイクロトロン共鳴の少なくともいずれか一つによってプラズマ4を発生させると、酸化性イオン、酸化性中性ラジカル、電子等が生成される。ここで酸化性イオンには、正または負に帯電した酸素分子(O2)、酸素原子(O)、オゾン(O3)等が含まれる。あるいは、酸素含有ガスとともに窒素含有ガスを導入した場合には、正または負に帯電した一酸化窒素分子(NO)、一酸化二窒素分子(N2O)等も含まれる。そして、半導体基板1に印加される高周波電圧Vの絶対値を適切に選ぶことによって、プラズマ4に含まれるこれらの酸化性イオンは、半導体基板1に向かって加速され、半導体基板1の表面にほぼ垂直に入射する。
【0031】
このとき、半導体基板1の表面に平行な部分には、多量の酸化性イオンが供給され、半導体基板1の表面に垂直な部分には、相対的に少量の酸化性イオンが供給される。これにより、半導体基板1の表面に平行な部分は酸化量が多くなり、半導体基板1の表面に垂直な部分は相対的に酸化量が少なくなるという、異方性酸化が実現できる。
【0032】
同様に、半導体基板1の上方において、窒素含有ガスを導入した後、マイクロ波、高周波、及び電子サイクロトロン共鳴の少なくともいずれか一つによってプラズマ4を発生させると、窒化性イオン、窒化性中性ラジカル、電子等が生成される。ここで窒化性イオンには、正または負に帯電した窒素分子(N2)、窒素原子(N)等が含まれる。あるいは、窒素含有ガスとともに酸素含有ガスを導入した場合には、正または負に帯電した一酸化窒素分子(NO)、一酸化二窒素分子(N2O)等も含まれる。そして、半導体基板1に印加される高周波電圧Vの絶対値を適切に選ぶことによって、プラズマ4に含まれるこれらの窒化性イオンは、半導体基板1に向かって加速され、半導体基板1の表面にほぼ垂直に入射する。
【0033】
このとき、半導体基板1の表面に平行な部分には、多量の窒化性イオンが供給され、半導体基板1の表面に垂直な部分には、相対的に少量の窒化性イオンが供給される。これにより、半導体基板1の表面に平行な部分は窒化量が多くなり、半導体基板1の表面に垂直な部分は相対的に窒化量が少なくなるという、異方性窒化が実現できる。
【0034】
なお、上記の異方性酸化または異方性窒化において、プラズマ4の発生領域の圧力は、例えば10Torr以下が望ましい。圧力が低い方が、酸化性イオンまたは窒化性イオンの発生比率が高くなるため、より顕著な異方性酸化または異方性窒化を実現できるので望ましい。さらに、酸化性イオンまたは窒化性イオンの供給経路の圧力を、例えば10Torr以下と低くすれば、酸化性イオンまたは窒化性イオンの平均自由行程が長くなるため、半導体基板1に深い溝が形成されている場合でも溝の底部に十分な酸化性イオンまたは窒化性イオンを供給できるので望ましい。また、半導体基板1の温度は、例えば室温から800℃程度の範囲で設定できる。ここで、温度が高い方が、形成される酸化膜または窒化膜の絶縁性が向上し、また形成時間が短縮できるので望ましい。
【0035】
(1)実施の形態1
本発明の実施の形態1による半導体装置の製造方法について説明する。本実施の形態1は、不揮発性メモリに本発明を適用した一例に相当する。
【0036】
まず、図2に示されるように、所望の不純物をドーピングしたシリコン基板1の表面に、厚さ10nmのトンネル絶縁膜11を熱酸化法で形成した後、浮遊ゲート電極となる厚さ150nmのリンをドーピングした多結晶シリコン層12、CMP(Chemical Mechanical Polish)加工の際のストッパ膜13、RIE(Reactive Ion Etching)を行う際のマスク膜14を、順次減圧CVD(Chemical Vapor Deposition)法で堆積する。
【0037】
次に、図示されないレジストマスクを用いたRIE法により、マスク膜14、ストッパ膜13、多結晶シリコン層12、トンネル絶縁膜11を順次エッチング加工していく。さらに、半導体基板1の露出領域をエッチングし、図3に示されるように、側壁部及び底部を有する深さ150nmの素子分離溝15を形成する。
【0038】
次に、図4に示されるように、素子分離溝15において表面が露出した半導体基板1上にシリコン酸化膜を上述した異方性酸化法で形成する。マイクロ波、高周波、または電子サイクロトロン共鳴により、酸化性中性ラジカル、酸化性イオンおよび電子を生成し、半導体基板1に高周波電圧を印加して、酸化性イオンを半導体基板1の表面に向かって加速し、半導体基板1の表面に対してほぼ垂直に入射させる。
【0039】
これにより、素子分離溝15の底部は選択的に酸化されて、相対的に厚いシリコン酸化膜21が形成される。一方、素子分離溝15の側壁部1aと浮遊ゲート電極12の側壁部の酸化は抑制されて、相対的に薄いシリコン酸化膜22が形成される。ここで、シリコン酸化膜21の厚さは平均で5nm程度、シリコン酸化膜22の厚さは平均で3nm程度であった。ここで、図4では、トンネル絶縁膜11の側壁部、ストッパ膜13の側壁部およびストッパ膜13の上面部にもシリコン酸化膜22が形成されているが、これらの材料によっては形成されない場合もある。
【0040】
後述する従来の熱酸化法では、側壁部におけるシリコン酸化膜と素子分離溝の底部におけるシリコン酸化膜とがほぼ同じ膜厚で形成される。より詳細には、シリコン基板の結晶面方位によって熱酸化レートが変わるため、通常の(100)基板を用いた場合は、側壁部の膜厚が10〜20%程度厚くなる。これに対し、本実施の形態1における異方性酸化法によれば、側壁部におけるシリコン酸化膜22の膜厚を、底部に対して半分程度まで薄く形成することができる。このため、素子分離溝15間の半導体基板1の幅(チャネル幅)をほとんど細らせることなく、素子分離溝15の底部のRIEによる加工ダメージを除去することができる。これにより、メモリセルの信頼性を劣化させずにパンチスルーを抑制することが可能である。
【0041】
即ち、ダメージが残存すると表面電位の影響により電流が流れてパンチスルーが発生しやすくなるが、底部におけるシリコン酸化膜22を厚く形成しダメージを除去することで抑制が可能となる。
【0042】
また、不揮発性メモリにおいて、半導体基板1における側壁部1aの酸化抑制により、チャネル端におけるドーパント濃度の低下を抑制しブースト比βの変動を抑制することができるので、メモリ誤動作を効果的に回避できる。より詳細には、側壁部1aに形成されたシリコン酸化膜22の膜厚を薄くすることで、このシリコン酸化膜22にドーパントが吸い出されてドーパント濃度が低下したチャネル端領域1bの幅を減少させることができる。
【0043】
ここで、ブースト比βは近似的に以下のように表される。
【0044】
β=Cins/(Cins+Cch)
但し、Cins=Cipd*Ctnl/(Cipd+Ctnl))、
Cipdは、電極間絶縁膜の電気容量、
Ctnlは、トンネル絶縁膜の電気容量、
Cinsは、CipdとCtnlの直列電気容量、
Cchは、チャネルの電気容量とする。
【0045】
さらに、従来の一般的な熱酸化膜と比較し、本実施の形態1の異方性酸化法により形成するシリコン酸化膜21、22は、絶縁破壊耐性が良好である。
【0046】
その後は、通常の製造方法と同様に、図5(a)、(b)に示されたように、全面に厚さ400nmの素子分離用絶縁膜であるシリコン酸化膜31をプラズマCVD法で堆積し、素子分離溝15を完全に埋め込む。ここで、図5(a)、図6(a)、図7(a)、図8(a)はビット線(チャネル長)方向の断面図、図5(b)、図6(b)、図7(b)、図8(b)はワード線(チャネル幅)方向の断面図に相当する。また、図5〜図8では、図4におけるシリコン酸化膜21及び22、チャネル端領域1bの図示を省略する。
【0047】
表面部分のシリコン酸化膜31とマスク膜14とをCMP法で除去し、表面を平坦化する。このとき、ストッパ膜13の表面が露出する。
【0048】
次に、図6(a)、(b)に示されるように、露出したストッパ膜13を選択的にエッチング除去した後、シリコン酸化膜31の露出表面を希フッ酸溶液でエッチング除去して、多結晶シリコン層12の側壁部を露出させる。側壁部の高さは70nmとする。
【0049】
次に、図7(a)、(b)に示されるように、全面にシリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなる3層構造の厚さ15nmの電極間絶縁膜32を減圧CVD法で順次堆積する。さらに、制御ゲート電極となる多結晶シリコン層/タングステンシリサイド層からなる2層構造の厚さ100nmの導電層33を減圧CVD法で順次堆積する。さらに、RIE用のマスク膜34を減圧CVD法で堆積する。
【0050】
次に、図示されていないレジストマスクを用いたRIE法により、マスク膜34、導電層33、電極間絶縁膜32、多結晶シリコン層12を順次エッチング加工して、積層型セル間のスリット部38を形成する。これにより、浮遊ゲート電極12および制御ゲート電極33の形状が確定する。
【0051】
次に、図8(a)、(b)に示されるように、露出面に厚さ10nmの電極側壁酸化膜と呼ばれるシリコン酸化膜35を、上述した異方性酸化法を用いて形成した後、イオン注入法を用いてセル拡散層39を形成する。さらに、全面を覆うように層間絶縁膜となるシリコン酸化膜36を減圧CVD法で形成する。以降の工程で、配線層37等を形成して不揮発性メモリセルを完成させる。
【0052】
ここで、図8(a)に示された断面において、異方性酸化法によりシリコン酸化膜35を形成した段階における構造をより詳細に図9に示す。浮遊ゲート電極12、制御ゲート電極33の側壁部の酸化を抑制することで、この部分のシリコン酸化膜35aの膜厚を薄くし、スリット部38の底部領域に露出したトンネル絶縁膜11の上部領域を選択的に酸化することで、浮遊ゲート電極12の下端部近傍のRIEダメージを受けたトンネル絶縁膜11を効果的に改質する。これにより、セル幅(チャネル長)が細くなるのを抑制しつつ、メモリセルの信頼性を改善できる。ここで、図9では、トンネル絶縁膜11の上層部領域が選択的に酸化される場合を示したが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板1の表層部まで選択的に酸化することもできる。この場合は、浮遊ゲート電極12の下端部とシリコン基板1の表面の距離を増大させることができるので、電界が低減してメモリセルの信頼性をさらに向上させることができる。なお、図9では、電極間絶縁膜32の側壁部、マスク膜34の側壁部およびマスク膜34の上面部にもシリコン酸化膜35aが形成されているが、これらの材料によっては形成されない場合もある。
【0053】
(2)実施の形態1に対する比較例1
比較例1による半導体装置の製造方法では、上記実施の形態1と異なり等方性の熱酸化法によりシリコン酸化膜を形成する。このため、上記実施の形態1における図4に対応する図10に示されたように、半導体基板101aの側壁に形成されるシリコン酸化膜122の膜厚が、素子分離溝15の底部に形成されるシリコン酸化膜121と同様に厚く形成され、セル幅(チャネル幅)が細くなる。ここで、図10では、トンネル絶縁膜11の側壁部、ストッパ膜13の側壁部およびストッパ膜13の上面部にもシリコン酸化膜122が形成されているが、これらの材料によっては形成されない場合もある。
【0054】
また、シリコン酸化膜122の形成時に半導体基板101a中のドーパントが多量に吸い出されて濃度が薄くなったチャネル端101bの幅が広くなり、チャネル領域のドーパント濃度の低下によりセルにおける誤書き込みを引き起こすこととなる。
【0055】
さらに比較例1では、上記実施の形態1における図9に対応する図11に示された工程において、等方性の熱酸化法によりシリコン酸化膜を形成する。このため、浮遊ゲート電極12、電極間絶縁膜32、制御ゲート電極33の側壁のシリコン酸化膜135aの膜厚が、スリット部38の底面におけるシリコン酸化膜135bと同様に厚く形成され、セル幅(チャネル長)が細くなる。ここで、図11では、トンネル絶縁膜11の上層部領域が酸化されているが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板1の表層部まで酸化される場合もある。また、電極間絶縁膜32の側壁部、マスク膜34の側壁部およびマスク膜34の上面部にもシリコン酸化膜35aが形成されているが、これらの材料によっては形成されない場合もある。
【0056】
(3)実施の形態1の変形例1
上記実施の形態1の変形例1による半導体装置の製造方法について説明する。本変形例1は、不揮発性メモリに本発明を適用した一例に相当する。
【0057】
上記実施の形態1における図2、図3に示された工程を経て図12に示されたように、所望の不純物をドーピングした半導体基板1の表面に、厚さ10nmのトンネル絶縁膜11、厚さ150nmのリンをドーピングした多結晶シリコン層12、ストッパ膜13、マスク膜14を順次減圧CVD法で堆積する。次に、マスク膜14、ストッパ膜13、多結晶シリコン層12、トンネル絶縁膜11を順次エッチング加工し、さらに半導体基板1の露出領域をRIE法でエッチングして、側壁部及び底部を有し、深さ150nmの素子分離溝15を形成する。ここで素子分離溝15の幅が底部に向かって減少するように(半導体基板1の素子分離溝15間に突出した部分1aが裾を引く断面形状になるように)、RIEのプロセス条件を調整した。これにより、素子分離溝15に素子分離用絶縁膜を容易に埋め込むことができる。
【0058】
次に、上記実施の形態1と同様に、マイクロ波、高周波、または電子サイクロトロン共鳴により、酸化性イオンを生成して、半導体基板1に高周波電圧を印加する。
【0059】
これにより、酸化性イオンを半導体基板1に対してほぼ垂直に入射させる。その結果、素子分離溝15の底部は選択的に酸化されて、相対的に厚いシリコン酸化膜21が形成される。一方、素子分離溝15の側壁部1aのうちの上部領域と浮遊ゲート電極12の側壁部の酸化は抑制されて、相対的に薄いシリコン酸化膜22が形成される。そして、素子分離溝15の側壁部1aのうちの上部領域から下部領域にかけてシリコン酸化膜22の厚さは、裾引き形状の度合いに応じて、徐々に厚くなっている。ここで、図12では、トンネル絶縁膜11の側壁部には薄いシリコン酸化膜22が形成されていないが、材料によっては形成される場合もある。また、ストッパ膜13の側壁部およびストッパ膜13の上面部にもシリコン酸化膜122が形成されているが、材料によっては形成されない場合もある。
【0060】
このように、異方性酸化法を用いてシリコン酸化膜21、22を形成することで、上記実施の形態1と同様に、素子分離溝15間の半導体基板1の上部領域の幅(チャネル幅)をほとんど細らせることなく、素子分離溝15の底部のRIEによる加工ダメージを除去することができる。これにより、セルの信頼性を劣化させずにパンチスルーを抑制することが可能である。さらに、隣接する半導体基板の突出部1a同士の下部領域の距離が離れることも、パンチスルー抑制効果がある。
【0061】
また、不揮発性メモリにおいて、半導体基板1aの側壁部の酸化を抑制することでチャネル端1bのドーパントの吸出しを抑制し、ブースト比の変動を抑制することができる。
【0062】
さらに、この異方性酸化法で形成するシリコン酸化膜21、22は熱酸化法により形成されたシリコン酸化膜と比較し、絶縁破壊特性が良好である。
【0063】
その後は、上記実施の形態1と同様に、図5(a)、(b)に示されたように、素子分離用絶縁膜であるシリコン酸化膜31をプラズマCVD法で堆積し、素子分離溝15を完全に埋め込む。表面部分のシリコン酸化膜31とマスク膜14とをCMP法で除去し、表面を平坦化する。これにより、ストッパ膜13の表面が露出する。尚、図5〜図8に示された断面では、半導体基板の突出部1aが裾を引く断面形状を有していないが、本変形例1では上述したように裾を引く断面形状を有するものとする。
【0064】
次に、図6(a)、(b)に示されるように、露出したストッパ膜13を選択的にエッチング除去し、シリコン酸化膜31の露出表面を希フッ酸溶液でエッチング除去して多結晶シリコン層12の側壁面を露出させる。
【0065】
次に、図7(a)、(b)に示されるように、全面にシリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなる3層構造の厚さ15nmの電極間絶縁膜32を減圧CVD法で順次堆積する。制御ゲート電極となる多結晶シリコン層/タングステンシリサイド層からなる2層構造の厚さ100nmの導電層33を減圧CVD法で順次堆積する。RIE用のマスク膜34を減圧CVD法で堆積する。
【0066】
次に、RIE法により、マスク膜34、導電層33、電極間絶縁膜32、多結晶シリコン層12を順次エッチング加工し、積層型セル間のスリット部38を形成する。
【0067】
次に、図8(a)、(b)に示されるように、露出面に厚さ10nmの電極側壁酸化膜と呼ばれるシリコン酸化膜35を、異方性酸化法を用いて形成した後、イオン注入法を用いてセル拡散層39を形成する。さらに、全面を覆うように層間絶縁膜となるシリコン酸化膜36を減圧CVD法で形成する。その後は、周知の方法で配線層37等を形成して不揮発性メモリセルを完成させる。
【0068】
ここで、図8(a)に示された断面において、異方性酸化法によりシリコン酸化膜35a、35b、35cを形成した段階における構造をより詳細に図13に示す。上記実施の形態1における断面を示した図9と異なり、この変形例1では多結晶シリコン層から成る浮遊ゲート電極12の幅が下部に向かって広くなるように(浮遊ゲート電極12が裾を引く断面形状になるように)、RIE加工条件が調整されている。
【0069】
この場合においても上記実施の形態1と同様に、浮遊ゲート電極12、制御ゲート電極33の側壁部の酸化を抑制することで、この部分のシリコン酸化膜35aの膜厚を薄くし、スリット部38の底部、及び浮遊ゲート電極12の下端部における裾引き部分を選択的に酸化することで、これらの部分におけるシリコン酸化膜35b、35cの膜厚を厚くすることができる。特に、浮遊ゲート電極12の下端部は鋭角のためセルの書込み/消去動作の際に電界が増大するが、この部分のシリコン酸化膜35cの膜厚を厚く形成することで電界の増大を抑制することができる。これにより、セルの信頼性を改善することができる。ここで、図13では、トンネル絶縁膜11の露出領域が酸化されているが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板1の表層部まで酸化される場合もある。また、電極間絶縁膜32の側壁部、マスク膜34の側壁部およびマスク膜34の上面部にもシリコン酸化膜35aが形成されているが、これらの材料によっては形成されない場合もある。
【0070】
(4)実施の形態1の変形例1に対する比較例2
上記実施の形態1の変形例1に対する比較例2による半導体装置の製造方法について述べる。
【0071】
図14に示されるように、比較例2では異方性酸化法ではなく熱酸化法により等方性の酸化を行ってシリコン酸化膜121、122を形成する。この方法では、素子分離溝15の底部におけるシリコン酸化膜121とほぼ同等の膜厚を有するシリコン酸化膜122が凸状の半導体基板101aの側壁部に形成される。これにより、素子分離溝15の底部においてシリコン基板の突出部の幅が細くなり、パンチスルーを招くこととなる。ここで、図14では、トンネル絶縁膜11の側壁部にはシリコン酸化膜122が形成されていないが、材料によっては形成される場合もある。また、ストッパ膜13の側壁部およびストッパ膜13の上面部にもシリコン酸化膜122が形成されているが、材料によっては形成されない場合もある。
【0072】
また、不揮発性メモリにおいて、半導体基板101aの側壁部に形成された膜厚の厚いシリコン酸化膜122によりチャネル端101bのドーパントの吸出しがより多く発生し、ブースト比の変動が生じる。
【0073】
さらに、上記実施の形態1の変形例における異方性酸化法で形成したシリコン酸化膜より、熱酸化法によるシリコン酸化膜は、絶縁破壊特性が低い。
【0074】
上記実施の形態1の変形例における図13に示された工程に対応する比較例2における断面構造を図15に示す。この変形例では、異方性酸化法の替わりに等方性の熱酸化法を用いて、浮遊ゲート電極12、制御ゲート電極33の側壁に形成するシリコン酸化膜135aと、スリット部38の底部に形成するシリコン酸化膜135bとの膜厚がほぼ同等となり、浮遊ゲート電極12及び制御ゲート電極33が細くなる。ここで、図15では、トンネル絶縁膜11の露出領域が酸化されているが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板1の表層部まで酸化される場合もある。また、電極間絶縁膜32の側壁部、マスク膜34の側壁部およびマスク膜34の上面部にもシリコン酸化膜35aが形成されているが、これらの材料によっては形成されない場合もある。
【0075】
(5)実施の形態2
本発明の実施の形態2による半導体装置の製造方法について説明する。本実施の形態2は、トランジスタ素子に本発明を適用した一例に相当する。
【0076】
図16に示されたように、半導体基板51の表面上にゲート絶縁膜52を形成し、その表面上にゲート電極材としてリンをドーピングした多結晶シリコン、金属化合物、金属シリサイドを堆積してゲート電極53の形状に加工する。
【0077】
上記実施の形態1において説明した異方性酸化法を用いてマイクロ波、高周波または電子サイクロトロン共鳴により酸化性イオンを生成し、半導体基板51に高周波電圧を印加する。酸化性イオンを半導体基板51に向かって加速し、半導体基板51の表面に対してほぼ垂直に入射させる。ゲート電極53の側壁の酸化を抑制してこの部分のシリコン酸化膜63の膜厚を薄くし、露出しているゲート絶縁膜52上のシリコン酸化膜62及びゲート電極53の表面上のシリコン酸化膜61を選択的に酸化して膜厚を厚くする。ここで、図16では、ゲート絶縁膜11の上層部が酸化されているが、ゲート絶縁膜の材料によっては、ゲート絶縁膜全体が酸化される場合がある。あるいは、露出したゲート絶縁膜領域のシリコン基板51の表面部まで酸化される場合もある。
【0078】
これにより、ゲート電極53の側壁の酸化によってゲート電極の幅が細くなるのを抑制しつつ、ゲート絶縁膜52の信頼性を改善することができる。以降の工程において、層間絶縁膜、コンタクトホール、配線層を形成しトランジスタ素子を完成させる。
【0079】
(6)実施の形態2に対する比較例3
上記実施の形態2に対する比較例3による半導体装置の製造方法について説明する。
【0080】
図17に示されたように、半導体基板51の表面上にゲート絶縁膜52を形成し、その表面上にゲート電極53を形成する。
【0081】
上記実施の形態1における異方性酸化法と異なり、等方性の熱酸化法を用いてゲート電極53の表面上、側壁、ゲート絶縁膜52に酸化を行って、同等の膜厚を有するシリコン酸化膜161、163、162を形成する。この結果、ゲート電極53の側壁が酸化されてゲート電極53の幅が細くなってしまう。ここで、図17では、ゲート絶縁膜52の上層部が酸化されているが、ゲート絶縁膜の材料によっては、ゲート絶縁膜全体が酸化される場合がある。あるいは、露出したゲート絶縁膜領域のシリコン基板51の表層部まで酸化される場合もある。
【0082】
(7)実施の形態2の変形例2
本発明の実施の形態2の変形例2による半導体装置の製造方法について説明する。本変形例2は、トランジスタ素子に本発明を適用した一例に相当する。
【0083】
図18に示されたように、半導体基板71の表面上にゲート絶縁膜72を形成し、その表面上にゲート電極材としてリンをドーピングした多結晶シリコン、金属化合物、金属シリサイドを堆積して、RIEによりゲート電極73の幅が下部ほど広くなるように加工する。
【0084】
上記実施の形態1において説明した異方性酸化法を用いてマイクロ波、高周波または電子サイクロトロン共鳴により酸化性イオンを生成し、半導体基板71に高周波電圧を印加する。酸化性イオンを半導体基板71に向かって加速し、半導体基板71の表面に対してほぼ垂直に入射させる。ゲート電極73の側壁の酸化を抑制してこの部分のシリコン酸化膜83の膜厚を薄くし、露出しているゲート絶縁膜72上のシリコン酸化膜82及びゲート電極73の表面上のシリコン酸化膜81を選択的に酸化して膜厚を厚くする。ここで、図18では、ゲート絶縁膜72の上層部が酸化されているが、ゲート絶縁膜の材料によっては、ゲート絶縁膜全体が酸化される場合がある。あるいは、露出したゲート絶縁膜領域のシリコン基板71の表層部まで酸化される場合もある。
【0085】
これにより、ゲート電極73の幅が下部ほど広くなるような場合であっても、ゲート電極73の幅が細くなるのを抑制しゲート絶縁膜72の信頼性を向上することができる。以降の工程において、周知の方法を用いて層間絶縁膜、コンタクトホールを形成し、トランジスタ素子を完成させる。
【0086】
(8)実施の形態2の変形例2に対する比較例4
本発明の実施の形態2の変形例2に対する比較例4による半導体装置の製造方法について説明する。本比較例4は、上記変形例2と同様にトランジスタ素子の製造方法に関する。
【0087】
図19に示されたように、半導体基板71の表面上にゲート絶縁膜72を形成し、その表面上にゲート電極材としてリンをドーピングした多結晶シリコン、金属化合物、金属シリサイドを堆積して、RIEによりゲート電極73の幅が下部ほど広くなるように加工する。
【0088】
上記変形例2と異なり、等方性の熱酸化法を用いてゲート電極73の側壁上にシリコン酸化膜183、露出しているゲート絶縁膜72上にシリコン酸化膜182を同程度に酸化しほぼ等しい膜厚で形成する。ここで、図19では、ゲート絶縁膜72の上層部が酸化されているが、ゲート絶縁膜の材料によっては、ゲート絶縁膜全体が酸化される場合がある。あるいは、露出したゲート絶縁膜領域のシリコン基板71の表層部まで酸化される場合もある。
【0089】
これにより、ゲート電極73の幅が下部ほど広くなるような場合においても、ゲート電極73の幅が細くなることとなる。
【0090】
(9)実施の形態3
本発明の実施の形態3による半導体装置の製造方法について説明する。本実施の形態3は、不揮発性メモリに本発明を適用した一例に相当し、異方性窒化法を用いてシリコン窒化膜を形成するものである。
【0091】
上記実施の形態1における図2、図3に示された工程を経て図20(a)、(b)に示されたように、所望の不純物をドーピングした半導体基板201の表面に、厚さ10nmのトンネル絶縁膜202、厚さ150nmのリンをドーピングした多結晶シリコン層203、ストッパ膜204、マスク膜205を順次減圧CVD法で堆積する。
【0092】
ここで、図20(a)、図21(a)、図22(a)、図23(a)はビット線(チャネル長)方向の断面図、図20(b)、図21(b)、図22(b)、図23(b)はワード線(チャネル幅)方向の断面図に相当する。
【0093】
マスク膜205、ストッパ膜204、多結晶シリコン層203、トンネル絶縁膜202を順次エッチング加工し、半導体基板201の露出領域をエッチングして深さ150nmの素子分離溝206を形成する。
【0094】
次に、上述した異方性窒化法を用いて、マイクロ波、高周波または電子サイクロトロン共鳴により窒化性イオンを生成し、半導体基板201に高周波電圧を印加する。これにより、窒化性イオンを半導体基板201に向かって加速し、半導体基板201に対してほぼ垂直に入射させる。これにより、加工されずに凸状に残った半導体基板201aと浮遊ゲート電極203の側壁部の窒化を抑制してシリコン窒化膜207を薄い膜厚で形成し、素子分離溝206の底部を選択的に窒化して例えば3nmの膜厚の厚いシリコン窒化膜208を形成する。ここで、図20では、トンネル絶縁膜202の側壁部、ストッパ膜204の側壁部、マスク膜205の側壁部およびマスク膜205の上面部にもシリコン窒化膜207が形成されているが、これらの材料によっては形成されない場合もある。
【0095】
これにより、マスク膜205を除去した後に、図21(a)、(b)に示された素子分離溝206を埋めるシリコン酸化膜またはシリコン酸窒化膜からなるシリコン絶縁膜209をCVD法などで堆積する工程において、素子分離溝206の底部に形成された膜厚の厚いシリコン窒化膜208の存在により、この底部における堆積開始時期を側壁部におけるシリコン窒化膜207上の堆積開始時期に比べて遅くすることができる。この結果、側壁部における遅い堆積速度と、底部における速い堆積速度との差を縮めて堆積膜厚の差を縮小することができる。これにより、中央付近に空洞210を有する素子分離溝206を形成することができる。
【0096】
以降の工程では、図22(a)、(b)に示されたように、ストッパ膜204を除去し、多結晶シリコン膜203上に、電極間絶縁膜211、導電層212、マスク膜213を堆積する。
【0097】
次に、図示されないレジスト膜を用いたRIE法により、マスク膜213、導電層212、電極間絶縁膜211、多結晶シリコン層203を順次エッチング加工し、積層型セル間のスリット部214を形成する。
【0098】
次に、異方性窒化法を用いてマイクロ波、高周波、または電子サイクロトロン共鳴により、窒化性イオンを生成し、半導体基板201に高周波電圧を印加する。
【0099】
これにより、窒化性イオンを半導体基板201に向かって加速し、半導体基板201に対してほぼ垂直に入射させることにより、多結晶シリコン膜203から成る浮遊ゲート電極、電極間絶縁膜211、導電層212から成る制御ゲート電極の側壁の窒化を抑制し、露出したトンネル絶縁膜202を選択的に窒化する。
【0100】
これにより、側壁のシリコン窒化膜217の膜厚を薄くし、トンネル絶縁膜202におけるシリコン窒化膜216の膜厚を厚く形成することで、隣接するセル間干渉を防ぎながら、トンネル絶縁膜202の信頼性を改善することができる。ここで、図23では、トンネル絶縁膜202の上層領域が窒化されているが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板1の表層部まで窒化される場合もある。また、電極間絶縁膜211の側壁部、マスク膜213の側壁部およびマスク膜213の上面部にもシリコン窒化膜217が形成されているが、これらの材料によっては形成されない場合もある。以降の工程では、図23に示されたように、シリコン酸化膜218を形成した後、イオン注入法を用いてセル拡散層221を形成する。さらに、全面を覆うように層間絶縁膜となるシリコン酸化膜219を減圧CVD法で形成する。その後は、配線層220等を形成して不揮発性メモリセルを完成させる。
【0101】
本実施の形態3によれば、素子分離溝内へのシリコン絶縁膜の堆積において、素子分離溝の底部に厚いシリコン窒化膜を形成しておくことにより、素子分離溝の底部の堆積開始時期を側壁部よりも遅らせることができ、側壁部と底部との堆積膜厚の差を小さくすることができるため、真中が空洞の素子分離溝を形成することができる。
【0102】
また、本実施の形態3によれば、浮遊ゲート電極、制御ゲート電極の側壁部の窒化を抑制することにより隣接セル間の干渉を防ぎつつ、トンネル絶縁膜の信頼性を向上することができる。また、シリコン窒化膜216中の正の固定電荷によって、拡散層221の抵抗を下げることができるので、メモリセルのオン電流が増大し、メモリ高速動作が可能となる。
【0103】
(10)実施の形態4
本発明の実施の形態4による半導体装置の製造方法について説明する。本実施の形態4は、トランジスタ素子に本発明を適用した一例に相当する。
【0104】
図24に示されたように、半導体基板251の表面上にゲート絶縁膜252を形成し、ゲート電極材として例えばリンをドーピングした多結晶シリコン層を堆積してRIEを行い、ゲート電極253の形状に加工する。
【0105】
異方性窒化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により窒化性イオンを生成する。半導体基板251に高周波電圧を印加することにより、窒化性イオンを半導体基板251に向かって加速しほぼ垂直に入射させる。
【0106】
これにより、ゲート電極253の側壁部の窒化を抑制してこの部分のシリコン窒化膜263の膜厚を薄くし、露出したゲート絶縁膜252を選択的に窒化してこの部分のシリコン窒化膜262の膜厚を厚くする。これにより、ゲート絶縁膜252の信頼性を改善することができる。
【0107】
以降の工程において、層間絶縁膜を形成してコンタクトホールを開孔し、配線層を形成してトランジスタ素子を完成させる。
【0108】
ゲート電極側壁部の窒化を抑制しつつ、ゲート絶縁膜を選択的に窒化することができるため、ゲート電極の幅が細くなるのを抑制できる。また、ゲート電極側壁部のシリコン窒化膜起因の応力による信頼性劣化を低減できる。
【0109】
(11)実施の形態5
本発明の実施の形態5による半導体装置の製造方法について説明する。本実施の形態5は、トランジスタ素子に本発明を適用した一例に相当する。この製造方法は、許容される製造工程温度が制限される金属材料をゲート電極材に用いる場合に適用される。
【0110】
図25に示されるように、所望の不純物をドーピングした半導体基板301の表面上に、ダミーゲート膜となる例えば厚さ150nmの多結晶シリコン膜を減圧CVD(Chemical Vapor Deposition)法で堆積する。図示されないレジストマスクを用いたRIE法により、多結晶シリコン膜にエッチングを行い、ダミーゲート膜302を形成し半導体基板301の一部を露出させる。
【0111】
次に、図26に示されたように、ダミーゲート膜302上に例えばシリコン窒化膜等の絶縁膜を堆積し、RIEを行ってダミーゲート膜302の側壁のみに絶縁膜303が残るように加工する。さらに、絶縁膜304を堆積した後、CMP加工を行ってダミーゲート膜302の高さに平坦化する。
【0112】
次に、図27に示されたように、エッチングによりダミーゲート膜302を除去した後、露出表面全体に厚さ2nmの絶縁膜305、306を形成する。ここで、絶縁膜305は、絶縁膜303で囲まれた半導体基板301の表面上に形成されたもので、ゲート絶縁膜となる。また、絶縁膜306は、絶縁膜303の側壁部に形成されたものである。
【0113】
さらに、異方性酸化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により酸化性イオンを生成し、半導体基板301に高周波電圧を印加する。酸化性イオンを半導体基板301に向かって加速し、半導体基板301に対してほぼ垂直に入射させることにより、側壁部の絶縁膜306の酸化を抑制して膜厚を薄くし、底面に露出したゲート絶縁膜305を選択的に酸化してゲート絶縁膜305の酸化改質領域307を厚くする。
【0114】
以降の工程では、図28に示されたように、金属または金属化合物を堆積してゲート電極308を形成し、層間絶縁膜、コンタクトホール、配線層を形成してトランジスタ素子を完成させる。
【0115】
本実施の形態5によれば、側壁部における絶縁膜306の酸化を抑制しつつ、ゲート絶縁膜305を選択的に酸化することにより、ゲート絶縁膜の信頼性を向上することができる。また、以降の製造工程中に絶縁膜303や絶縁膜304から拡散してくる酸素によってゲート電極308が酸化されることを抑制することが可能である。
【0116】
(12)実施の形態6
本発明の実施の形態6による半導体装置の製造方法について説明する。本実施の形態6は、不揮発性メモリに本発明を適用した一例に相当する。
【0117】
図29に示されるように、所望の不純物をドーピングした半導体基板301の表面上に、厚さ100nmのシリコン窒化膜302を減圧CVD法で形成し、RIE用のマスク膜303を減圧CVD法で堆積する。
【0118】
図示されないレジストマスクを用いたRIE法により、マスク膜303、シリコン窒化膜302を順次エッチング加工し、さらに半導体基板301の露出領域をエッチングして、深さ150nmの素子分離溝304を形成する。
【0119】
次に、図30に示されるように、露出した半導体基板301の表面上に厚さ5nmの図示されないシリコン酸化膜を熱酸化法で形成する。全面に厚さ400nmの素子分離用の絶縁膜であるシリコン酸化膜305をプラズマCVD法で堆積して、素子分離溝304を埋め込む。表面部分のシリコン酸化膜305をCMP法で除去して表面を平坦化する。この段階で、シリコン窒化膜302の表面が露出する。
【0120】
次に、図31に示されるようにシリコン窒化膜302を選択的にエッチング除去し、半導体基板301の一部の表面を露出させる。
【0121】
露出した半導体基板301の表面上に、熱酸化法により厚さ10nmのトンネル酸化膜306を形成する、さらに、異方性窒化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により窒化性イオンを生成し、半導体基板301に高周波電圧を印加する。窒化性イオンを半導体基板301に向かって加速し、半導体基板301に対してほぼ垂直に入射させる。これにより、シリコン酸化膜305の側壁部における窒化を抑制してこの部分のシリコン窒化膜308の膜厚を薄くし、トンネル酸化膜306を選択的に窒化してこの部分のシリコン窒化膜307の膜厚を厚く形成する。このようにして、トンネル酸化膜306の表層を窒化してシリコン窒化膜(あるいはシリコン酸窒化膜)307を形成する。
【0122】
尚、露出した半導体基板301の表面上に熱酸化法によりトンネル酸化膜306を形成して異方性窒化を行っているが、その順序を入れ替えて、異方性窒化を行った後に熱酸化を行ってもよい。さらには、異方性窒化した後に熱アニールを行ってもよい。あるいはまた、熱酸化工程を省略してもよい。
【0123】
以降の工程で、図32に示されたように、浮遊ゲート電極となる多結晶シリコン膜309を形成し、電極間絶縁膜310、制御ゲート電極311を形成してメモリセル構造を完成させる。
【0124】
本実施の形態6によれば、異方性窒化法を用いることにより、側壁部分のシリコン酸化膜305の窒化を抑制できるため、隣接セル間の干渉を抑制することが可能である。特に、図31に示された側壁におけるシリコン窒化膜308の膜厚が厚くなると、シリコン窒化膜は誘電率が高いため、隣接するセル間が近接して相互に干渉する現象が発生する。このような現象を抑制することができる。
【0125】
また、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極の側壁の窒化を抑制することにより隣接セル間干渉を防ぎつつ、トンネル絶縁膜の信頼性を向上することができる。
【0126】
(13)実施の形態7
本発明の実施の形態7の半導体装置の製造方法について説明する。本実施の形態7は、不揮発性メモリに本発明を適用した一例に相当し、制御電極が金属層を含み、また電極間絶縁膜が高誘電体絶縁層を含むものである。
【0127】
ここで、図33(a)、図34(a)、図35(a)、図36(a)、図37(a)はビット線(チャネル長)方向の断面図、図33(b)、図34(b)、図35(b)、図36(b)、図37(b)はワード線(チャネル幅)方向の断面図に相当する。
【0128】
所望の不純物をドーピングした半導体基板401の表面上に、厚さ10nmのトンネル絶縁膜402を熱酸化法で形成する。トンネル絶縁膜402上に浮遊ゲート電極となる厚さ150nmのリンをドーピングした多結晶シリコン層403、CMP加工の際のストッパ膜404、RIEを行う際のマスク膜405を減圧CVD法で堆積する。
【0129】
RIE法により、マスク膜405、ストッパ膜404、多結晶シリコン層403、トンネル絶縁膜402を順次エッチング加工していく。半導体基板401の露出領域をエッチングし、深さ150nmの素子分離溝406を形成する。
【0130】
次に、図34(a)、(b)に示されたように、全面に厚さ400nmの素子分離用の絶縁膜であるシリコン酸化膜407をプラズマCVD法で堆積し、素子分離溝406内をシリコン酸化膜407で埋め込む。シリコン酸化膜407およびマスク膜405をCMP法で除去し、表面を平坦化する。このとき、ストッパ膜404の表面が露出する。
【0131】
次に、図35(a)、(b)に示されるように、露出したストッパ膜404を選択的にエッチング除去した後、シリコン酸化膜407の露出表面を希フッ酸溶液でエッチング除去して、多結晶シリコン層403の側壁面を露出させる。側壁面の高さは70nmとする。希フッ酸に浸して多結晶シリコン層403の表面上の図示されていない自然酸化膜を除去する。
【0132】
次に、図36(a)、(b)に示されたように、成膜反応炉内でハフニア膜を電極間絶縁膜411として堆積する。尚、本実施の形態7では、ハフニア膜を電極間絶縁膜411に用いるが、例えばAl2O3、ZrO2、LaO2、HfSiO、ZrSiO、HfAlO、ZrAlO、LaAlO等の、比誘電率が4以上の高誘電体膜を形成してもよい。
【0133】
制御ゲート電極となる多結晶シリコン層/タングステンシリサイド層からなる2層構造金属化合物の厚さ100nmの導電層412を減圧CVD法で順次堆積し、さらに、RIE用のマスク膜413を減圧CVD法で堆積する。
【0134】
本実施の形態7では、制御ゲート電極としての導電層412を、多結晶シリコン層/タングステンシリサイド層から成る2層構造としている。しかし、コバルトシリサイド(CoSi)、ニッケルシリサイド(NiSi)、タンタル窒化物(TaN)、チタン窒化物(TiN)、タングステン窒化物(WN)、タンタルシリコン窒化物(TaSiN)、チタンシリコン窒化物(TiSiN)等の単層またはいずれかの組み合わせの積層構造としてもよい。
【0135】
その後、図示されないレジストマスクを用いたRIE法により、マスク膜413、導電層412、電極間絶縁膜411、多結晶シリコン層403を順次エッチング加工し、積層型セル間のスリット部420を形成する。
【0136】
次に、図37(a)、(b)に示されたように、異方性酸化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により酸素と水素の混合ガスから酸化性イオンを生成し、半導体基板に高周波電圧を印加する。これにより、そのうちの酸化性イオンを半導体基板に向かって加速し、半導体基板に対してほぼ垂直に入射させることで、露出面に電極側壁酸化膜と呼ばれる厚さ5nm程度のシリコン酸化膜421を形成する。このとき、浮遊ゲート電極としての多結晶シリコン層413、制御ゲート電極としての導電層412の側壁部の酸化は抑制され、露出したトンネル絶縁膜402を選択的に酸化することができる。ここで、図37では、トンネル絶縁膜402の上層部領域が選択的に酸化される場合を示したが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板1の表層部まで選択的に酸化することもできる。この場合は、浮遊ゲート電極403の下端部とシリコン基板401の表面の距離を増大させることができるので、電界が低減してメモリセルの信頼性をさらに向上させることができる。なお、図37では、電極間絶縁膜411の側壁部、マスク膜413の側壁部およびマスク膜413の上面部にもシリコン酸化膜421が形成されているが、これらの材料によっては形成されない場合もある。
【0137】
ここで、水素と酸素の混合ガスによる異方性酸化を行うことにより、金属化合物から成る制御ゲート電極としての導電層412の酸化が抑制されて、制御ゲート電極の高抵抗化によるメモリ誤動作を回避できる。また、電極間絶縁膜411が本実施例のように酸化物からなる場合には、水素により還元されて絶縁性が劣化するのを抑制できる。そして、これらの電極高抵抗化や電極間絶縁膜劣化を抑制しつつ、トンネル絶縁膜402の信頼性を改善することができる。
【0138】
ここで、水素と酸素の混合ガスで異方性酸化を行っているが、水素を含まない酸素ガスで異方性酸化を行ってもよい。
【0139】
以降の工程では、イオン注入法を用いてセル拡散層424を形成する。さらに、全面を覆うように層間絶縁膜となるシリコン酸化膜422、シリコン窒化膜423を減圧CVD法で形成して不揮発性メモリセルを完成させる。
【0140】
本実施の形態7によれば、電極間絶縁膜が水素による還元性を有する場合でも、電極間絶縁膜の還元による絶縁性劣化を抑制しつつ、トンネル絶縁膜の信頼性を向上することができる。
【0141】
(14)実施の形態8
本発明の実施の形態8による半導体装置の製造方法について説明する。本実施の形態8は、不揮発性メモリに本発明を適用した一例に相当する。尚、図38(a)、図39(a)、図40(a)、図41(a)、図42(a)、図43(a)はワード線(チャネル幅)方向の断面図、図38(b)、図39(b)、図40(b)、図41(b)、図42(b)、図43(b)はビット線(チャネル長)方向の断面図であるとする。
【0142】
まず、図38(a)、(b)に示されるように、所望の不純物をドーピングした半導体基板501の表面上に、素子分離加工のためのマスク材502をCVD法で堆積する。図示されないレジストマスクを用いたRIE法により、マスク材502をエッチング加工し、半導体基板501の露出領域をエッチングして、深さ100nmの素子分離溝503を形成する。尚、素子分離溝503の幅および素子形成領域の幅は、ともに約40nmとする。
【0143】
次に、図39(a)、(b)に示されるように、全面に素子分離用のシリコン酸化膜504を堆積し、素子分離溝503を完全に埋め込む。その後、表面部分のシリコン酸化膜504をCMP法で除去して表面を平坦化する。これにより、マスク材502の表面が露出する。
【0144】
次に、図40(a)、(b)に示されるように、露出したマスク材502を化学薬液等で選択的にエッチング除去する。さらに、シリコン酸化膜504の露出面を希フッ酸溶液を用いて半導体基板501と同じ高さまでエッチング除去する。
【0145】
次に、図41(a)、(b)に示されるように、厚さ3nmのトンネル酸化膜505を熱酸化法で形成する。電荷蓄積層となる厚さ5nmのシリコン窒化膜506をCVD法で堆積し、ブロック絶縁膜となる厚さ30nmのアルミナ膜507をALD(Atomic Layer Deposition)法で堆積する。さらに、制御ゲート電極となる多結晶シリコン層/タングステンシリサイド層からなる2層構造の厚さ100nmの導電層508をCVD法で堆積する。
【0146】
次に、図42(a)、(b)に示されるように、RIEのマスク材となるシリコン窒化膜509をCVD法で堆積する。マスク材502と直交するパターンを有する図示されないレジストマスクを用いたRIE法により、マスク材509、制御ゲート電極材としての導電層508、ブロック絶縁膜としてのアルミナ膜507、電荷蓄積層としてのシリコン窒化膜506を順次エッチング加工して、制御ゲート電極を形成する。シリコン窒化膜506の幅および間隔は、ともに約40nmとする。
【0147】
ここで、電荷蓄積層としてのシリコン窒化膜506は、下部ほど幅が広くなるような、いわゆる裾を引く形状に形成してもよい。
【0148】
次に、図43(a)、(b)に示されるように、異方性酸化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により酸素と水素の混合ガスから酸化性イオンを生成し、半導体基板に高周波電圧を印加する。これにより、そのうちの酸化性イオンを半導体基板501に向かって加速し、半導体基板501に対してほぼ垂直に入射させることで、電荷蓄積層としてのシリコン窒化膜506、制御ゲート電極としての導電層508の側壁の酸化を抑制し、露出しているトンネル絶縁膜505を選択的に酸化してトンネル絶縁膜505を酸化改質し、改質領域512を形成する。ここで、図43では、トンネル絶縁膜505全体が改質領域512に変換されているが、トンネル絶縁膜の材料によっては、トンネル絶縁膜の上層部が改質される場合がある。あるいは、露出したトンネル絶縁膜領域のシリコン基板501の表層部に酸化層が形成される場合もある。
【0149】
これにより、制御ゲート電極としての導電層508の側壁部の酸化を抑制して、制御ゲート電極の幅が細くなるのを回避し、さらに、制御ゲート電極の側壁部に形成された酸化層によって不純物拡散層の形状がばらつくのを防ぐと共に、トンネル絶縁膜505の信頼性を向上させることができる。
【0150】
尚、電荷蓄積層としてのシリコン窒化膜506が裾を引いた形状を有する場合には、裾の部分も選択的に厚く酸化されることとなり、セルの誤動作や動作特性ばらつきを抑制できる。
【0151】
以降の工程では、CVD法により厚さ10nmのゲート側壁酸化膜510を形成する。イオン注入と熱アニールとを行って不純物拡散層513を形成する。CVD法等を用いて層間絶縁膜511を形成し、さらに図示されない配線層等を形成して不揮発性メモリセルを完成させる。
【0152】
(15)実施の形態9
本発明の実施の形態9による半導体装置の製造方法について説明する。本実施の形態9は、半導体基板の一部にSOI構造領域を形成することで、同一半導体基板上に周辺回路領域と、SOI構造領域上にメモリセル領域とを形成する装置に本発明を適用した一例に相当する。
【0153】
図44に示されるように、周辺回路領域602とメモリセル領域603との間で段差をつけるために、シリコン窒化膜等の図示されないマスク材を半導体基板601上にCVD法で堆積する。
【0154】
図示されないレジストマスクを用いたRIE法により、マスク材をエッチング加工して一部を露出する。このマスク材を用いて、半導体基板601の露出領域をエッチングにより除去し、50nmの段差があるメモリセルが形成される平坦部である周辺回路領域602と、周辺回路が形成される平坦部であるメモリセル領域603とを形成する。
【0155】
異方性酸化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により酸化性イオンを生成し、半導体基板601に高周波電圧を印加する。これにより、酸化性イオンを半導体基板601に向かって加速し、半導体基板601に対してほぼ垂直に入射させる。図45において、段差の側壁部606の酸化を抑制しながら、選択的に平坦部である周辺回路領域602とメモリセル領域603とを酸化することで、それぞれにシリコン酸化膜604、605を10nmの膜厚で形成する。
【0156】
ここでは、異方性酸化法を用いてシリコン酸化膜604、605を形成しているが、同様に異方性窒化法を用いてシリコン窒化膜を周辺回路領域602、メモリセル領域603に形成してもよい。
【0157】
その後、段差の側壁部606において形成された側壁酸化膜が除去される程度に薬液エッチングを行う。さらに、図46に示されたように減圧CVD法を用いてアモルファスシリコン膜607を100nmの膜厚で堆積する。アニール処理を行って、アモルファスシリコン膜607を単結晶化する。
【0158】
アモルファスシリコン膜607にCMP加工を行い、周辺回路領域602上のアモルファスシリコン膜607を除去してこの部分のシリコン酸化膜604と同一の高さとなるように、メモリセル領域603上のアモルファスシリコン膜607を除去して平坦化する。以降の工程により、周辺回路領域602にメモリセルを形成し、メモリセル領域603に周辺回路を形成して半導体装置として完成させる。
【0159】
本実施の形態9によれば、段差のある側壁部606に形成されたシリコン酸化膜を除去し、さらに半導体基板601上にエピタキシャル成長をさせる際に側壁部606の酸化又は窒化を抑制することにより、この部分のシリコン酸化膜又はシリコン窒化膜の除去による段差位置がずれることを抑制することができる。これにより、側壁部606の位置を基準として回路形成を行う際に支障をきたすおそれがない。
【0160】
上記実施の形態はいずれも一例であって、本発明の技術的範囲内において様々に変形することが可能である。例えば、各実施の形態における異方性酸化を異方性窒化に替えてもよく、あるいは異方性窒化を異方性酸化に替えて行ってもよい。
【0161】
また本発明には、以下のような半導体装置の製造方法も含まれる。
【0162】
例えば、半導体基板の表面に、側壁部及び底部を有し、かつ底部に向かって幅が減少する下部領域を有する素子分離溝を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記素子分離溝の側壁部及び前記素子分離溝の底部に供給し、前記素子分離溝の側壁部及び前記素子分離溝の底部に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする半導体装置の製造方法であってもよい。
【0163】
あるいは、半導体基板上にダミーゲート膜となる第1の膜を形成する工程と、所定領域の前記第1の膜をエッチング除去してダミーゲート膜を形成し、前記半導体基板の表面を一部露出させる工程と、前記ダミーゲート膜を覆うように、第1の絶縁膜を形成する工程と、前記第1の絶縁膜に対してエッチングを行い、前記ダミーゲート膜の側面部に前記第1の絶縁膜からなる側壁絶縁膜を形成する工程と、前記ダミーゲート膜及び前記側壁絶縁膜を覆うように、第2の絶縁膜を形成する工程と、前記第2の絶縁膜の表面部を平坦化して前記ダミーゲート膜の上面を露出させる工程と、前記ダミーゲート膜を除去して前記側壁絶縁膜の側面からなる側壁部及び前記半導体基板の表面からなる底部を有するスリット部を形成する工程と、少なくとも前記スリット部の底面にゲート絶縁膜の一部となる第3の絶縁膜を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、前記スリット部を埋め込むようにゲート電極材としての導電材を堆積する工程とを備えることを特徴とする半導体装置の製造方法も本発明として含まれる。
【0164】
あるいはまた、半導体基板上にダミーゲート膜となる第1の膜を形成する工程と、所定領域の前記第1の膜及び前記半導体基板の所定の深さまでの部分をエッチング除去して、ダミーゲート膜を形成するとともに、第1の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝を第1の絶縁膜で埋め込む工程と、前記第1の絶縁膜の表面部を平坦化して前記ダミーゲート膜の上面を露出させる工程と、前記ダミーゲート膜を除去して前記第1の絶縁膜の側面からなる側壁部及び前記半導体基板の表面からなる底部を有するスリット部を形成する工程と、少なくとも前記スリット部の底面にトンネル絶縁膜の一部となる第2の絶縁膜を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行うことにより、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極及び前記第1の絶縁膜上に電極間絶縁膜、制御ゲート電極を順次形成する工程とを備えることを特徴とする半導体装置の製造方法であってもよい。
【図面の簡単な説明】
【0165】
【図1】本発明の実施の形態1〜9による半導体装置の製造法において用いる異方性酸化法、異方性窒化法を行う際の装置の配置を示した説明図。
【図2】本発明の実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図3】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図4】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図5】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図6】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図7】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図8】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図9】同実施の形態1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図10】本発明の実施の形態1に対する比較例1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図11】同比較例1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図12】本発明の実施の形態1の変形例1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図13】同変形例1による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図14】本発明の実施の形態1の変形例1に対する比較例2による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図15】同比較例2による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図16】本発明の実施の形態2による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図17】本発明の実施の形態2に対する比較例3による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図18】本発明の実施の形態2の変形例2による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図19】本発明の実施の形態2の変形例2に対する比較例4による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図20】本発明の実施の形態3による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図21】同実施の形態3による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図22】同実施の形態3による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図23】同実施の形態3による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図24】本発明の実施の形態4による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図25】本発明の実施の形態5による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図26】同実施の形態5による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図27】同実施の形態5による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図28】同実施の形態5による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図29】本発明の実施の形態6による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図30】同実施の形態6による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図31】同実施の形態6による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図32】同実施の形態6による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図33】本発明の実施の形態7による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図34】同実施の形態7による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図35】同実施の形態7による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図36】同実施の形態7による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図37】同実施の形態7による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図38】本発明の実施の形態8による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図39】同実施の形態8による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図40】同実施の形態8による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図41】同実施の形態8による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図42】同実施の形態8による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図43】同実施の形態8による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図44】本発明の実施の形態9による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図45】同実施の形態9による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図46】同実施の形態9による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図47】同実施の形態9による半導体装置の製造方法を工程別に示す素子の縦断面図。
【符号の説明】
【0166】
1、51、71、201、251、301、401、501 半導体基板
2 ステージ
3 電源
4 プラズマ
11、202、306、402 トンネル絶縁膜
12、203、403 リンをドーピングした多結晶シリコン層
15、206、304、406、503 素子分離溝
21、22、31、35、62、63、81、82、305、407、504 シリコン酸化膜
32、211、411 電極間絶縁膜
33、213、412 導電層
38、214、420 スリット部
52、72、252 ゲート絶縁膜
53、73、253 ゲート電極
203 浮遊ゲート電極
207、208、262、302、307、308 シリコン窒化膜
【特許請求の範囲】
【請求項1】
半導体基板の表面に、側壁部及び底部を有する素子分離溝を形成する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記素子分離溝の側壁部及び前記素子分離溝の底部に供給し、前記素子分離溝の側壁部及び前記素子分離溝の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極材としての導電膜を形成する工程と、
前記導電膜にエッチング加工を行って、側壁部を有するゲート電極を形成し、かつ前記ゲート絶縁膜の表面を一部露出させる工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記ゲート電極の側壁部及び前記ゲート絶縁膜が露出した領域に供給し、前記ゲート絶縁膜の側壁部及び前記ゲート絶縁膜が露出した領域に対して異方性酸化を行う、又は異方性窒化を行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項3】
半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第1の導電膜を順次形成する工程と、
所定領域の前記第1の導電膜、前記トンネル絶縁膜、前記半導体基板の所定の深さまでの部分をエッチング除去して、第1の方向に沿って複数の素子分離溝を形成する工程と、
前記複数の素子分離溝を絶縁膜で埋め込む工程と、
前記絶縁膜の表層部を除去して前記第1の導電膜の上面を露出させる工程と、
前記第1の導電膜の上面及び前記絶縁膜上に電極間絶縁膜、制御ゲート電極材としての第2の導電膜を順次形成する工程と、
所定領域の前記第2の導電膜、前記電極間絶縁膜、前記第1の導電膜をエッチング除去して、前記第1の方向と直交する第2の方向に沿って、前記第2の導電膜の側面、前記電極間絶縁膜の側面、前記第1の導電膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項4】
半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第1の導電膜を順次形成する工程と、
所定領域の前記第1の導電膜、前記トンネル絶縁膜、前記半導体基板の所定の深さまでの部分をエッチング除去して、第1の方向に沿って複数の素子分離溝を形成する工程と、
前記複数の素子分離溝を第1の絶縁膜で埋め込む工程と、
前記第1の絶縁膜の表層部を除去して少なくとも前記第1の導電膜の上面を露出させる工程と、
前記露出した第1の導電膜の上面に電極間絶縁膜としての高誘電体絶縁膜、ゲート電極材としての第2の導電膜を順次形成する工程と、
所定領域の前記第2の導電膜、前記高誘電体絶縁膜、前記第1の導電膜をエッチング除去して、前記第1の方向と直交する第2の方向に沿って、前記第2の導電膜の側面、前記高誘電体絶縁膜の側面、前記第1の導電膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、
前記スリット部を第2の絶縁膜で埋め込む工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板上に第1の方向に沿って複数の素子分離溝を形成する工程と、
前記複数の素子分離溝を第1の絶縁膜で埋め込む工程と、
前記第1の絶縁膜の表層部を除去して少なくとも前記半導体基板の表面を露出させる工程と、
前記半導体基板の表面部及び前記第1の絶縁膜上にトンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜、制御ゲート電極材としての第1の導電膜を順次形成する工程と、
所定領域の前記第1の導電膜、前記電荷ブロック絶縁膜、前記電荷蓄積絶縁膜をエッチング除去して、前記第1の方向と直交する第2の方向に沿って、前記第1の導電膜の側面、前記電荷ブロック膜の側面、前記電荷蓄積膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、
前記スリット部を第2の絶縁膜で埋め込む工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項6】
半導体基板にエッチング加工を行い、第1の平坦部と、前記第1の平坦部との境界に段差部を有するように第2の平坦部とを形成する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記第1の平坦部、前記第2の平坦部及び前記段差部に供給し、前記第1の平坦部、前記第2の平坦部及び前記段差部に対して異方性酸化を行う、又は異方性窒化を行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項1】
半導体基板の表面に、側壁部及び底部を有する素子分離溝を形成する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記素子分離溝の側壁部及び前記素子分離溝の底部に供給し、前記素子分離溝の側壁部及び前記素子分離溝の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極材としての導電膜を形成する工程と、
前記導電膜にエッチング加工を行って、側壁部を有するゲート電極を形成し、かつ前記ゲート絶縁膜の表面を一部露出させる工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記ゲート電極の側壁部及び前記ゲート絶縁膜が露出した領域に供給し、前記ゲート絶縁膜の側壁部及び前記ゲート絶縁膜が露出した領域に対して異方性酸化を行う、又は異方性窒化を行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項3】
半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第1の導電膜を順次形成する工程と、
所定領域の前記第1の導電膜、前記トンネル絶縁膜、前記半導体基板の所定の深さまでの部分をエッチング除去して、第1の方向に沿って複数の素子分離溝を形成する工程と、
前記複数の素子分離溝を絶縁膜で埋め込む工程と、
前記絶縁膜の表層部を除去して前記第1の導電膜の上面を露出させる工程と、
前記第1の導電膜の上面及び前記絶縁膜上に電極間絶縁膜、制御ゲート電極材としての第2の導電膜を順次形成する工程と、
所定領域の前記第2の導電膜、前記電極間絶縁膜、前記第1の導電膜をエッチング除去して、前記第1の方向と直交する第2の方向に沿って、前記第2の導電膜の側面、前記電極間絶縁膜の側面、前記第1の導電膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項4】
半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第1の導電膜を順次形成する工程と、
所定領域の前記第1の導電膜、前記トンネル絶縁膜、前記半導体基板の所定の深さまでの部分をエッチング除去して、第1の方向に沿って複数の素子分離溝を形成する工程と、
前記複数の素子分離溝を第1の絶縁膜で埋め込む工程と、
前記第1の絶縁膜の表層部を除去して少なくとも前記第1の導電膜の上面を露出させる工程と、
前記露出した第1の導電膜の上面に電極間絶縁膜としての高誘電体絶縁膜、ゲート電極材としての第2の導電膜を順次形成する工程と、
所定領域の前記第2の導電膜、前記高誘電体絶縁膜、前記第1の導電膜をエッチング除去して、前記第1の方向と直交する第2の方向に沿って、前記第2の導電膜の側面、前記高誘電体絶縁膜の側面、前記第1の導電膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、
前記スリット部を第2の絶縁膜で埋め込む工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板上に第1の方向に沿って複数の素子分離溝を形成する工程と、
前記複数の素子分離溝を第1の絶縁膜で埋め込む工程と、
前記第1の絶縁膜の表層部を除去して少なくとも前記半導体基板の表面を露出させる工程と、
前記半導体基板の表面部及び前記第1の絶縁膜上にトンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜、制御ゲート電極材としての第1の導電膜を順次形成する工程と、
所定領域の前記第1の導電膜、前記電荷ブロック絶縁膜、前記電荷蓄積絶縁膜をエッチング除去して、前記第1の方向と直交する第2の方向に沿って、前記第1の導電膜の側面、前記電荷ブロック膜の側面、前記電荷蓄積膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、
前記スリット部を第2の絶縁膜で埋め込む工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項6】
半導体基板にエッチング加工を行い、第1の平坦部と、前記第1の平坦部との境界に段差部を有するように第2の平坦部とを形成する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記第1の平坦部、前記第2の平坦部及び前記段差部に供給し、前記第1の平坦部、前記第2の平坦部及び前記段差部に対して異方性酸化を行う、又は異方性窒化を行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【公開番号】特開2009−239157(P2009−239157A)
【公開日】平成21年10月15日(2009.10.15)
【国際特許分類】
【出願番号】特願2008−85812(P2008−85812)
【出願日】平成20年3月28日(2008.3.28)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年10月15日(2009.10.15)
【国際特許分類】
【出願日】平成20年3月28日(2008.3.28)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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