結晶性半導体膜の作製方法及び薄膜トランジスタの作製方法
【課題】結晶粒径が大きく、均一な結晶性半導体膜を作製する方法を提供する。
【解決手段】絶縁膜上に接して結晶性半導体膜を形成する第１の工程と、前記第１の工程よりも核生成頻度が低い条件により結晶性半導体膜を成長させる第２の工程と、により結晶性半導体膜を作製する。第２の工程は、第１の工程よりも半導体材料ガスの流量比が小さい条件で行う。これにより、結晶粒径が大きく、均一性の高い結晶性半導体膜を得ることができ、結晶性半導体膜の下地膜に対するプラズマダメージを従来よりも低減することができる。
【解決手段】絶縁膜上に接して結晶性半導体膜を形成する第１の工程と、前記第１の工程よりも核生成頻度が低い条件により結晶性半導体膜を成長させる第２の工程と、により結晶性半導体膜を作製する。第２の工程は、第１の工程よりも半導体材料ガスの流量比が小さい条件で行う。これにより、結晶粒径が大きく、均一性の高い結晶性半導体膜を得ることができ、結晶性半導体膜の下地膜に対するプラズマダメージを従来よりも低減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、結晶性半導体膜の作製方法及び薄膜トランジスタの作製方法に関する。更には、これらを用いた表示装置などの半導体装置に関する。
【背景技術】
【０００２】
近年、絶縁性表面を有する基板（例えば、ガラス基板）上の半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）によって構成された、薄膜トランジスタが注目されている。薄膜トランジスタは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置のような電子デバイスに広く応用されている。特に、液晶表示装置などに代表される、画像表示装置のスイッチング素子として開発が急がれている。液晶表示装置などの画像表示装置では、スイッチング素子として、主に非晶質半導体膜または多結晶半導体膜を用いた薄膜トランジスタが用いられている。更には、微結晶半導体膜を用いた薄膜トランジスタが知られている（例えば、特許文献１を参照）。
【０００３】
結晶性が良好な微結晶半導体膜を形成するには、成膜初期と成膜後期で条件を変化させる複数段階（複数ステップ）からなる成膜方法によることが有効であることが知られている。成膜初期は被形成面の材質及び結晶性などの影響を受けやすく、成膜後期は成膜初期に堆積した結晶性半導体膜の材質及び結晶性などの影響を受けやすいためである。このような複数段階（複数ステップ）の成膜方法により微結晶半導体膜を形成する技術の一例が、特許文献２に開示されている。特許文献２では、成膜初期には原料ガス（堆積性ガス）の水素希釈率とプラズマ生成用の電力を大きくし、成膜後期には原料ガス（堆積性ガス）の水素希釈率とプラズマ生成用の電力を小さくすることで成膜速度を向上させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第４４０９１３４号明細書
【特許文献２】特開２００３−０３７２７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
堆積性ガスと希釈ガスの流量比による、成膜される微結晶半導体膜の特性の違いについて検討する。
【０００６】
希釈ガスに対する堆積性ガスの流量比が大きい条件（希釈率が低い条件）では、結晶核が生成しやすい（半導体材料が堆積しやすい）ため、被形成面に対するプラズマダメージを抑えることができ、粒径の均一性を高くすることができるが、形成される結晶の粒径が小さいため、成膜される微結晶半導体膜中に粒界が多く存在することになる。
【０００７】
一方で、希釈ガスに対する堆積性ガスの流量比が小さい条件（希釈率が高い条件）では、結晶核が生成しづらい（半導体材料が堆積しづらい）ため、被形成面に対するプラズマダメージが比較的大きく、粒径も不均一なものとなるが、形成される結晶の粒径が大きいため、成膜される微結晶半導体膜中の粒界の数を抑えることができる。
【０００８】
本発明の一態様は、粒径が大きく、粒径の均一性が高く、且つ被形成面に対するプラズマダメージが小さい結晶性半導体膜の作製方法を提供することを課題とする。
【０００９】
更には、本発明の一態様は、ゲート絶縁膜と微結晶半導体膜の界面及びゲート絶縁膜中の一方または双方への欠陥の生成を抑えた薄膜トランジスタの作製方法を提供することを課題とする。ゲート絶縁膜にプラズマダメージが生じると、ゲート絶縁膜と微結晶半導体膜との界面に欠陥（界面トラップ）を生じる。更には、ゲート絶縁膜の膜中にまでプラズマダメージが生じると、ゲート絶縁膜中に欠陥（膜中トラップ）を生じる。これらの欠陥は、薄膜トランジスタの閾値電圧がシフトする原因となる。本発明の一態様は、このような微結晶半導体膜の被形成面に対するプラズマダメージが小さい薄膜トランジスタを提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、複数段階からなる結晶性半導体膜の作製方法であって、希釈ガスに対する堆積性ガスの流量比が大きい条件（希釈率の低い条件、好ましくは４０倍以上５０倍以下）と希釈ガスに対する堆積性ガスの流量比が小さい条件（希釈率の高い条件、好ましくは８０倍以上２００倍以下）を用い、成膜後期の堆積性ガスの流量比を成膜初期の堆積性ガスの流量比よりも小さい条件とする結晶性半導体膜の作製方法である。
【００１１】
本発明の一態様は、プラズマＣＶＤ法による結晶性半導体膜の作製方法であって、希釈ガスに対する堆積性ガスの流量比を大きくする（希釈率は好ましくは４０倍以上５０倍以下）ことで結晶核を生成しやすくさせ、絶縁表面に結晶核を密に形成する第１の工程と、第１の工程よりも希釈ガスに対する堆積性ガスの流量比を小さくする（希釈率は好ましくは８０倍以上２００倍以下）ことで核生成しにくくさせ、前記結晶核を種として結晶性半導体膜を成長させる第２の工程と、を有することを特徴とする結晶性半導体膜の作製方法である。
【００１２】
上記構成の結晶性半導体膜の作製方法は、被形成面に対するプラズマダメージを抑制することが目的の一つである。そのため、作製工程の一部または全部にプラズマを用いる場合に上記構成の結晶性半導体膜の作製方法を適用することが特に好ましい。作製工程の一部または全部にプラズマを用いる技術として、代表的には、プラズマＣＶＤ法がある。
【００１３】
本発明の一態様は、絶縁膜に接して、堆積性ガスと希釈ガスを用いてプラズマＣＶＤ法により半導体の結晶核を形成する、成膜速度が５ｎｍ／分以上の条件により行う第１の工程と、前記第１の工程よりも、成膜初期時間が長い条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を有することを特徴とする結晶性半導体膜の作製方法である。
【００１４】
本発明の一態様は、絶縁膜に接して、堆積性ガスと希釈ガスを用いてプラズマＣＶＤ法により半導体の結晶核を形成する、成膜速度が５ｎｍ／分以上の条件により行う第１の工程と、前記第１の工程よりも、前記堆積性ガスに対する前記希釈ガスの流量比が大きい条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を有することを特徴とする結晶性半導体膜の作製方法である。
【００１５】
上記構成の本発明の一態様において、前記第１の工程における成膜初期時間は１分以上であることが好ましい。前記第２の工程における成膜初期時間は５分以上であることが好ましい。更には、前記第１の工程における成膜初期時間が１分以上であり、前記第２の工程における成膜初期時間が５分以上であることが好ましい。
【００１６】
ここで、成膜初期時間とは、基板面に対して成膜を開始した際に観測される、堆積性ガスの流量に対して成膜速度が極端に低い時間をいう。成膜初期時間はインキュベーションタイムともいう。
【００１７】
更には、上記構成の結晶性半導体膜の作製方法は、ボトムゲート型薄膜トランジスタに適用することが特に好ましい。ボトムゲート型薄膜トランジスタの作製に上記構成の結晶性半導体膜の作製方法を適用することで、ゲート絶縁膜と結晶性半導体膜の界面、及びゲート絶縁膜中の一方または双方の欠陥が少ないボトムゲート型薄膜トランジスタを作製することが可能になる。従って、本発明の一態様は、ゲート電極を形成し、該ゲート電極を覆ってゲート絶縁膜を形成し、該ゲート絶縁膜上に接して上記の結晶性半導体膜の作製方法により結晶性半導体膜を形成することを特徴とする薄膜トランジスタの作製方法である。
【００１８】
または、上記構成の結晶性半導体膜の作製方法または薄膜トランジスタの作製方法においては、結晶性半導体膜の被形成面である絶縁膜が酸化シリコン膜であることが好ましい。
【発明の効果】
【００１９】
本発明の一態様によれば、被形成面に対するプラズマダメージを抑えつつ、従来よりも結晶粒径が大きく、粒径の均一性が高い結晶性半導体膜を作製することができる。このような結晶性半導体膜は、キャリア移動度が高く、オン電流が大きいものとなる。
【００２０】
更には、本発明の一態様によれば、ゲート絶縁膜と結晶性半導体膜の界面、及びゲート絶縁膜中の一方または双方の欠陥が少ないボトムゲート型薄膜トランジスタを作製することができる。特に、ゲート絶縁膜と結晶性半導体膜の界面の欠陥を少なくすることで、閾値電圧のシフト量が小さい薄膜トランジスタを作製することができる。
【図面の簡単な説明】
【００２１】
【図１】結晶性半導体膜の成膜方法を説明する図。
【図２】結晶性半導体膜の成膜方法を説明する図。
【図３】結晶性半導体膜の成膜方法を説明する図。
【図４】薄膜トランジスタの構造の一例を説明する図。
【図５】プラズマＣＶＤ装置の構成を示す図。
【図６】薄膜トランジスタの作製方法の一例を説明する図。
【図７】薄膜トランジスタの作製方法の一例を説明する図。
【図８】薄膜トランジスタの作製方法の一例を説明する図。
【図９】多階調マスクを説明する図。
【図１０】薄膜トランジスタの作製方法の一例を説明する図。
【図１１】薄膜トランジスタの作製方法の一例を説明する図。
【図１２】薄膜トランジスタの作製方法の一例を説明する図。
【図１３】表示装置の構成を説明するブロック図。
【図１４】液晶表示パネルを説明する上面図及び断面図。
【図１５】発光表示パネルを説明する上面図及び断面図。
【図１６】表示装置を用いた電子機器を説明する図。
【図１７】実施例における処理時間と結晶性半導体膜の厚さの関係を説明する図。
【図１８】実施例における結晶性半導体膜のＳＥＭ像。
【図１９】実施例における結晶性半導体膜のＳＥＭ像。
【図２０】実施例における結晶性半導体膜のＳＥＭ像とラマンスペクトルを説明する図。
【図２１】実施例における結晶性半導体膜の暗電流の測定結果を説明する図。
【図２２】薄膜トランジスタの構造の一例を説明する図。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、説明中に図面を参照するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２３】
（実施の形態１）
本実施の形態では、結晶性半導体膜の作製方法について図面を参照して説明する。ここでは、結晶性半導体膜の一例として、結晶性シリコンを用いる。
【００２４】
まず、基板１００を準備する。基板１００は、基板１００上に形成される各薄膜（結晶性シリコンなど）の形成に耐えうる程度の耐熱性及び耐薬品性などを有していればよく、特定の材料からなる基板に限定されるものではない。基板１００として、例えば、ガラス基板、石英基板、ステンレス基板及びシリコン基板が挙げられる。
【００２５】
次に、基板１００上に絶縁膜１０２を形成する（図１（Ａ）を参照）。ここでは、絶縁膜１０２が酸化シリコン膜であることが好ましい。なお、絶縁膜１０２は特に必要のない場合には設けなくてよい。
【００２６】
次に、絶縁膜１０２上に、プラズマを用いた方法によって結晶性半導体膜を形成する。プラズマを用いた方法として、例えば、プラズマＣＶＤ法が挙げられる。結晶性半導体膜は、２段階の成膜条件により形成する。本実施の形態の２段階の成膜条件のうち、成膜初期の条件を第１の条件、成膜後期の条件を第２の条件と記載する。
【００２７】
まず、絶縁膜１０２上に第１の条件で結晶核を生成させる。第１の条件は、希釈ガスに対する堆積性ガスの流量比が大きい（好ましくは、堆積性ガスに対する希釈ガスの流量比が４０倍以上５０倍以下）条件とし、結晶核の生成頻度が高く、結晶成長が速い条件である。第１の条件は、成膜速度が５ｎｍ／分以上であることが好ましい。または、成膜初期時間が１分以上の条件であることが好ましい。更には、第１の条件は、成膜速度が５ｎｍ／分以上、且つ成膜初期時間が１分以上の条件であることが好ましい。このような条件を第１の条件とすることで、結晶性半導体膜の成膜初期から堆積が生じやすく、絶縁膜１０２が露出される時間が短くなり、絶縁膜１０２がプラズマに曝される時間が短くなる。そのため、絶縁膜１０２への電荷の蓄積を防止し、絶縁膜１０２と結晶性半導体膜の界面へのプラズマダメージを防ぐことができる。従って、絶縁膜１０２と、絶縁膜１０２上に形成される結晶性半導体膜との界面にトラップ準位が生成することを防ぐことができる。更には、絶縁膜１０２中へのプラズマダメージも防ぐことができる。
【００２８】
第１の条件では、具体的には、堆積性ガス（例えばシラン）の流量に対する希釈ガス（例えば水素）の流量を１０倍〜１００倍（好ましくは４０倍〜５０倍）とし、反応室内の圧力を１Ｐａ〜１０１３２５Ｐａ（すなわち、大気圧）程度とするとよい。基板温度は、室温程度から基板が損傷または変質などしない程度の温度までとすればよい。また、プラズマを発生させる高周波電界は、概ね４００ｋＨｚ〜２．４５ＧＨｚ（好ましくは１３ＭＨｚ〜１００ＭＨｚ）とすればよい。なお、第１の条件の処理時間は、形成される膜が膜となる直前の状態となる程度の時間とすればよい。例えば、後に実施例にて説明するように、シランの流量を１０ｓｃｃｍ、水素の流量を４００ｓｃｃｍとし、反応室内の圧力を１００Ｐａとし、基板温度を２８０℃とし、６０ＭＨｚのＲＦ電源を用いた場合には、第１の条件による処理時間は１０秒〜２０秒間とすればよい。シランの流量を８ｓｃｃｍ、水素の流量を４００ｓｃｃｍとし、反応室内の圧力を１００Ｐａとし、基板温度を２８０℃とし、６０ＭＨｚのＲＦ電源を用いた場合には、第１の条件による処理時間は２０秒〜３０秒間とすればよい。
【００２９】
第１の条件により、絶縁膜１０２上に結晶核１０４（結晶核１０４Ａ〜１０４Ｅ）としてほぼ均一な粒径の結晶核が、ほぼ等間隔で形成される（図１（Ｂ）を参照）。
【００３０】
上記のように、結晶核１０４が形成された状態で第２の条件を用いることで、結晶核１０４を成長させる。結晶核１０４を成長させて大粒径化させることで、結晶粒１０６（結晶粒１０６Ａ〜１０６Ｅ）となる（図１（Ｃ）を参照）。第２の条件は、堆積性ガスの流量が小さい条件とし、結晶核の生成頻度が低い条件である。第２の条件は、結晶核の生成頻度が低いため、第１の条件により形成された結晶核間に存在する隙間などに新たな結晶核が形成されにくく、粒径が小さな結晶核の生成を防止することができ、結晶粒径が不均一になることを防止することができる。また、第１の条件により結晶核１０４が絶縁膜１０２のほぼ全面に存在するため、絶縁膜１０２に対するプラズマダメージを考慮する必要がない。
【００３１】
第２の条件では、具体的には、堆積性ガス（例えばシラン）の流量に対する希釈ガス（例えば水素）の流量を５０倍〜１０００倍（好ましくは８０倍〜２００倍）とし、反応室内の圧力を１Ｐａ〜１０１３２５Ｐａ（大気圧）程度とするとよい。基板温度は、室温程度から基板が損傷または変質などしない程度の温度までとすればよい。また、プラズマを発生させる高周波電界は、概ね４００ｋＨｚ〜２．４５ＧＨｚ（好ましくは１３ＭＨｚ〜１００ＭＨｚ）とすればよい。なお、第２の条件による処理時間は、成膜される膜が所望の厚さとなるまでの時間とすればよい。
【００３２】
第２の条件により結晶粒１０６（結晶粒１０６Ａ〜１０６Ｅ）を更に成長させ、結晶性半導体膜１０８が形成される（図１（Ｄ）を参照）。
【００３３】
ここで、従来の、一段階により結晶性半導体膜を成膜する場合における結晶核の生成から結晶成長するまでのメカニズムについて、図面を参照して説明する。図２は、第１の条件のみを用いて結晶性半導体膜を成膜した場合の模式図を示す。図３は、第２の条件のみを用いて結晶性半導体膜を成膜した場合の模式図を示す。
【００３４】
図２では、まず、図１と同様に絶縁膜１０２を形成した基板１００を準備する（図２（Ａ）を参照）。
【００３５】
次に、第１の条件により、絶縁膜１０２上に結晶核１２４Ａ〜１２４Ｅがほぼ均一に形成される（図２（Ｂ）を参照）。
【００３６】
図２では、結晶核１２４Ａ〜１２４Ｅが形成された後に、引き続き第１の条件で結晶性半導体膜を形成する。このように結晶核１２４Ａ〜１２４Ｅが形成された後に引き続き第１の条件により成膜を行うと、結晶核１２４Ａ〜１２４Ｅの成長のみならず、これらの隙間などへの更なる核生成も行われることになる。そのため、結晶核１２４Ａ〜１２４Ｅが成長して結晶粒１２６（結晶粒１２６Ａ〜１２６Ｅ）が形成されると同時に、これらの隙間などに結晶核１２４Ｆ〜１２４Ｉが生成することになる（図２（Ｃ）を参照）。これは、第１の条件の核生成頻度が高いためである。その後、結晶性半導体膜の成膜工程を終了する（図２（Ｄ）を参照）。このようにして結晶性半導体膜１２８が形成される。
【００３７】
図２のように第１の条件のみを用いて成膜した結晶性半導体膜１２８では、結晶粒の粒径が小さくなる。このような結晶性半導体膜では、粒界が多く含まれるため、キャリア移動度を向上させることが困難である。
【００３８】
次に、第２の条件のみを用いた場合について説明する。図３では、まず、図１及び図２と同様に絶縁膜１０２を形成した基板１００を準備する（図３（Ａ）を参照）。
【００３９】
次に、第２の条件により、絶縁膜１０２上に結晶核１３４（結晶核１３４Ａ〜１３４Ｃ）が生成される（図３（Ｂ）を参照）。このとき形成される結晶核１３４の数は、図２において形成される結晶核の数よりも少ない。これは、第２の条件の核生成頻度が低いためである。そのため、絶縁膜１０２の多くの領域がプラズマに長時間曝され、絶縁膜１０２に生じるプラズマダメージは、図１及び図２の場合よりも大きくなる。
【００４０】
上記のように、結晶核１３４Ａ〜１３４Ｃが形成された後に、引き続き第２の条件で結晶性半導体膜を形成する。すると、結晶核１３４Ａ〜１３４Ｃが成長して結晶粒１３６（結晶粒１３６Ａ〜１３６Ｃ）が形成されるとともに、これらの隙間などに結晶核１３４Ｄが生成する（図３（Ｃ）を参照）。その後結晶粒１３６及び結晶核１３４Ｄを成長させ、結晶性半導体膜の成膜工程を終了する（図３（Ｄ）を参照）。このようにして結晶性半導体膜１３８が形成される。
【００４１】
図３のように、第２の条件のみを用いて成膜した結晶性半導体膜１３８では、大粒径の結晶粒と小粒径の結晶粒が混在し、粒径が不均一になる。そのため、キャリア移動度を向上させることが困難である。更には、成膜速度が遅く、スループットが悪い。
【００４２】
更には、第２の条件のみを用いた成膜では、第１の条件のみを用いた成膜または第１の条件と第２の条件を併用した場合よりも絶縁膜１０２または基板１００がプラズマに曝される時間が長く、これらに生じるプラズマダメージが大きい。また、成膜速度が遅いためスループットも低い。
【００４３】
以上説明したように、第１の条件のみ、または第２の条件のみを用いて結晶性半導体膜を成膜すると、粒径が均一で大粒径の半導体膜を成膜することが困難である。そのため、キャリア移動度の高い半導体膜を形成することが困難であり、本発明の一態様である成膜方法は有益なものであるといえる。
【００４４】
以上説明した成膜方法を適用することで、均一性が高く、電気的特性のばらつきが少ない結晶性半導体膜を形成することができる。
【００４５】
また、下地となる絶縁膜または基板へのプラズマダメージを低減することができる。
【００４６】
また、第２の条件により結晶の平均粒径が大きくなりやすく、下地となる絶縁膜との界面近傍における粒径が特に大きくなりやすいというメリットがある。
【００４７】
なお、本実施の形態ではシリコンを成膜する場合について説明したが、本発明はこれに限定されない。ゲルマニウムなどの他の半導体材料にも適用できることは勿論である。また、適用できる範囲は半導体材料に限定されるものではない。均一性の高い大粒径の結晶性薄膜を作製する様々な場合に適用することができる。
【００４８】
（実施の形態２）
本実施の形態では、実施の形態１にて説明した結晶性半導体膜の作製方法を適用した薄膜トランジスタの作製方法について、図面を参照して説明する。
【００４９】
図４は、本実施の形態の薄膜トランジスタの上面図及び断面図の一例を示す。図４に示す薄膜トランジスタは、基板２００上にゲート電極層２０２を有し、ゲート電極層２０２を覆ってゲート絶縁層２０４を有し、ゲート絶縁層２０４上に結晶性半導体層２０６を有し、結晶性半導体層２０６上に非晶質半導体層２０８を有し、非晶質半導体層２０８上の一部にソース領域及びドレイン領域２１０を有し、ソース領域及びドレイン領域２１０上にソース電極及びドレイン電極層２１２を有し、ソース電極及びドレイン電極層２１２上に絶縁層２１４を有する。各層は所望の形状にパターン形成されている。非晶質半導体層２０８は、耐圧の向上と結晶性半導体層への元素の侵入を防止するバッファ層として機能する。絶縁層２１４は、保護層として機能する。
【００５０】
図４に示す薄膜トランジスタは、例えば液晶表示装置（液晶表示パネル）にマトリクス状に設けられる、画素トランジスタである。薄膜トランジスタのソース電極及びドレイン電極の一方はソース配線に接続され、ソース電極及びドレイン電極の他方は絶縁層２１４に設けられた開口部２１６を介して画素電極層２１８に接続されている。
【００５１】
なお、図４では、ソース電極及びドレイン電極の一方は、ソース電極及びドレイン電極の他方を、Ｕ字型（コの字型または馬蹄型）に囲い込んだ形状となるように形成されている。薄膜トランジスタをＵ字型（コの字型または馬蹄型）とすることで、該薄膜トランジスタのチャネル幅を大きくすることができ、十分なオン電流を確保することができる。また、電気的特性のばらつきを低減することができる。更には、信頼性が向上する。ただし、これに限定されず、薄膜トランジスタは必ずしもＵ字型（コの字型または馬蹄型）でなくともよい。
【００５２】
次に、図４に示す薄膜トランジスタの作製方法について、図面を参照して説明する。なお、結晶性半導体を有するｎ型薄膜トランジスタは、結晶性半導体を有するｐ型薄膜トランジスタよりも電界効果移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができる。そのため、ここでは、ｎ型の薄膜トランジスタの作製方法について説明する。ただし、これに限定されず、薄膜トランジスタは、ｐ型であってもよい。
【００５３】
まず、基板２００上にゲート電極層２０２を形成する。基板２００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度以上の耐熱性を有するプラスチック基板などを用いることができる。また、ステンレス合金などの金属基板の表面に絶縁層を設けた基板を用いてもよい。すなわち、基板２００としては、絶縁性表面を有する基板を用いる。基板２００がマザーガラスの場合、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）などのものを用いればよい。
【００５４】
ゲート電極層２０２は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム若しくはスカンジウムなどの金属材料またはこれらを主成分とする合金材料を用いて形成することができる。アルミニウムを用いる場合には、タンタルを添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックの発生を抑制することができる。また、ネオジムを添加して合金化したＡｌ−Ｎｄ合金を用いると、ヒロックの発生を抑制することができるのみならず、抵抗の低い配線を形成することができる。また、リンなどの不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣｕ合金膜を用いてもよい。また、単層で形成してもよいし、積層で形成してもよい。例えば、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅の層上にモリブデン層を積層した二層構造、または銅の層上に窒化チタン層若しくは窒化タンタルを積層した二層構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。または、窒化チタン層とモリブデン層とから構成される二層の積層構造、またはタングステン層（厚さ約５０ｎｍ）とアルミニウムとシリコンの合金層（厚さ約５００ｎｍ）と窒化チタン層（厚さ約３０ｎｍ）とを積層した三層の積層構造としてもよい。また、三層の積層構造とする場合には、第１の導電層のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電層のアルミニウムとシリコンの合金層に代えてアルミニウムとチタンの合金層を用いてもよいし、第３の導電層の窒化チタン層に代えてチタン層を用いてもよい。例えば、Ａｌ−Ｎｄ合金層上にモリブデン層を積層して形成すると、耐熱性に優れ、且つ電気的に抵抗が低い導電層を形成することができる。
【００５５】
ゲート電極層２０２は、スパッタリング法または真空蒸着法により基板２００上に導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法などによりマスクを形成し、該マスクを用いて導電層をエッチングすることで形成することができる。また、銀、金若しくは銅などの導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成してもよい。なお、ゲート電極層２０２と基板２００の密着性を向上させ、ゲート電極層２０２を構成する材料が下地へと拡散することを防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板２００と、ゲート電極層２０２との間に設けてもよい。ここでは、基板２００上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングし、ゲート電極層２０２を形成する。
【００５６】
なお、ゲート電極層２０２上には、後の工程で半導体層及びソース配線（信号線）を形成するので、段差の箇所における配線切れ防止のためゲート電極層の側面をテーパー形状となるように加工することが好ましい。また、この工程でゲート配線（走査線）も同時に形成することができる。更には、画素部が有する容量線も形成することができる。なお、走査線とは、画素を選択する配線をいう。
【００５７】
次に、ゲート電極層２０２を覆ってゲート絶縁層を形成し、該ゲート絶縁層上に結晶性半導体層、非晶質半導体層及び不純物半導体層を順に積層して形成する。この絶縁層はゲート絶縁層として機能し、図に示すゲート絶縁層２０４となる。なお、少なくとも、ゲート絶縁層、結晶性半導体層及び非晶質半導体層を連続して成膜することが好ましい。更に好ましくは、不純物半導体層まで連続して成膜する。少なくとも、ゲート絶縁層、結晶性半導体層及び非晶質半導体層を大気に触れさせることなく連続して成膜することで、大気成分や大気中に浮遊する不純物元素によりこれらの層が汚染されずに、積層膜の各層の界面を形成することができる。そのため、薄膜トランジスタの電気的特性のばらつきを低減することができ、信頼性の高い薄膜トランジスタを歩留まりよく作製することができる。
【００５８】
ゲート絶縁層２０４は、ＣＶＤ法またはスパッタリング法などを用いて、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンで形成することができる。また、ゲート絶縁層２０４は、単層で形成してもよいし、これらを積層して形成してもよい。例えば、ゲート絶縁層２０４は、５０ｎｍ以上、好ましくは５０ｎｍ以上４００ｎｍ以下、より好ましくは１５０ｎｍ以上３００ｎｍ以下となるように形成する。ゲート絶縁層２０４として窒化酸化シリコン層を用いると、基板２００に含まれるアルカリ金属などの結晶性半導体層２０６への侵入を防止することができる。また、ゲート絶縁層２０４として酸化窒化シリコン層を用いることで、ゲート電極層２０２にアルミニウムを用いた場合に生じうるヒロックを防止し、更には、ゲート電極層２０２の酸化を防止することができる。また、周波数が１ＧＨｚ以上のプラズマＣＶＤ装置を用いて、ゲート絶縁層２０４を形成するとよい。
【００５９】
なお、ゲート絶縁層２０４の形成後、結晶性半導体層２０６となる結晶性半導体膜の形成前に、結晶性半導体膜の密着性向上、または酸化を防止するための層をゲート絶縁層２０４上に形成してもよい。このような酸化防止などを目的として設けられる層として、例えば、酸化窒化シリコン層を窒化シリコン層により挟んだ積層構造の層が挙げられる。
【００６０】
結晶性半導体層２０６は、薄膜トランジスタのチャネル形成領域として機能する。結晶性半導体膜の形成方法は、実施の形態１にて説明した通りである。
【００６１】
なお、本実施の形態の結晶性半導体層２０６中のキャリア移動度は、非晶質半導体層中のキャリア移動度の約２倍以上２０倍以下である。そのため、結晶性半導体層により形成される薄膜トランジスタでは、非晶質半導体層を用いた薄膜トランジスタと比較して、横軸がゲート電圧、縦軸がドレイン電流の電流−電圧特性を示す曲線における立ち上がり部分の傾きが急峻となる。ここで、ゲート電圧とは、ソース電極の電位を基準としたゲート電極の電位との電位差をいい、ドレイン電流とは、ソース電極とドレイン電極の間に流れる電流をいう。従って、結晶性半導体層をチャネル形成領域に用いた薄膜トランジスタは、スイッチング素子としての応答性に優れ、高速動作が可能である。表示装置のスイッチング素子として結晶性半導体層をチャネル形成領域に用いた薄膜トランジスタを用いると、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することもできる。また、駆動回路の一部または全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成することもできる。
【００６２】
また、結晶性半導体層２０６は、価電子制御を目的とした不純物元素を添加せずとも弱いｎ型の電気伝導性を示すことが多い。そのため、薄膜トランジスタのチャネル形成領域として機能する結晶性半導体層には、ｐ型を付与する不純物元素（例えば、ボロン）を成膜と同時に、または成膜した後に添加して閾値電圧Ｖｔｈを制御するとよい。ｐ型を付与する不純物元素としては、代表的にはボロンがあり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化シリコンに混入させることで形成するとよい。そして、結晶性半導体層におけるボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とするとよい。
【００６３】
結晶性半導体層２０６は、２ｎｍ以上６０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで形成する。結晶性半導体層２０６の厚さを２ｎｍ以上６０ｎｍ以下とすることで、薄膜トランジスタを完全空乏型として動作させることも可能である。また、結晶性半導体層２０６の厚さは、例えば、実施の形態１にて説明した、結晶性半導体膜１０８を形成する工程におけるシランの流量と成膜時間により制御することができる。
【００６４】
非晶質半導体層２０８は、プラズマＣＶＤ法などを用いて非晶質シリコンにより形成することができる。なお、この非晶質半導体層２０８の厚さは、１０ｎｍ以上５００ｎｍ以下とすればよい。または、非晶質半導体層２０８は、水素または希ガス中で非晶質半導体をスパッタリングすることで形成してもよい。
【００６５】
なお、非晶質半導体層２０８には、リンやボロンなどの一導電型を付与する不純物元素が含まれないように注意を要する。特に、閾値電圧を制御するために結晶性半導体層２０６に添加されたボロン、またはソース領域及びドレイン領域２１０に含まれるリンが非晶質半導体層２０８に混入しないことが好ましい。または、非晶質半導体層２０８にリンやボロンなどが含まれる場合であっても、リンやボロンなどの濃度が二次イオン質量分析法における検出下限以下となるように調整するとよい。例えば、結晶性半導体層２０６にボロンを含み、且つ非晶質半導体層２０８にリンを含む場合には、結晶性半導体層２０６と、非晶質半導体層２０８との間にＰＮ接合が形成されてしまう。また、非晶質半導体層２０８にボロンを含み、且つソース領域及びドレイン領域２１０にリンを含む場合には、非晶質半導体層２０８と、ソース領域及びドレイン領域２１０との間にＰＮ接合が形成されてしまう。または、非晶質半導体層２０８に、ボロンとリンの双方が混入することで再結合中心を生じ、リーク電流を生じさせる原因となる。従って、非晶質半導体層２０８にこれらの不純物元素を含ませないことで、リーク電流を低減することができる。また、ソース領域及びドレイン領域２１０と、結晶性半導体層２０６との間に、リンやボロンなどの不純物元素を含まない非晶質半導体層２０８を有することで、チャネル形成領域となる結晶性半導体層２０６、及びソース領域及びドレイン領域２１０に不純物元素が侵入することを防止できる。
【００６６】
また、非晶質半導体層２０８には、水素を含ませるとよい。非晶質半導体層２０８に存在する欠陥を終端させるためである。
【００６７】
また、非晶質半導体のエネルギーギャップは結晶性半導体に比べて大きく、電気的に高抵抗であり、キャリア移動度が低い。このため、形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域２１０と結晶性半導体層２０６との間に形成される非晶質半導体層２０８は高抵抗な領域として機能し、結晶性半導体層２０６がチャネル形成領域として機能することが好ましい。このとき、非晶質半導体層２０８は高抵抗な領域として機能するため、薄膜トランジスタのオフ電流を低減することができ、スイッチング特性を向上させることができる。このような薄膜トランジスタを液晶表示装置のスイッチング素子として用いると、液晶表示装置のコントラストを向上させることができる。
【００６８】
なお、結晶性半導体層２０６が酸化されると、薄膜トランジスタの電界効果移動度が低下し、サブスレッショルド値が増大するため、薄膜トランジスタの電気的特性が低下（具体的には、スイッチング特性が低下）する。しかし、非晶質半導体層２０８が結晶性半導体層２０６の表面を覆うように設けられることで、結晶性半導体層が有する結晶粒（特に、表面）の酸化を防止することができ、薄膜トランジスタの電気的特性の低下を防止することができる。非晶質半導体層２０８に水素を含ませる（更に好ましくは、フッ素も含ませる）ことで、酸素が非晶質半導体層２０８を通過することを効果的に防止し、結晶性半導体層２０６の酸化を防止する効果を更に高めることができる。
【００６９】
ソース領域及びドレイン領域２１０は、不純物半導体層を形成し、この不純物半導体層をエッチングして形成することができる。ソース領域及びドレイン領域２１０として導電型がｎ型の薄膜トランジスタを形成する場合には、代表的には不純物元素としてリンを添加すればよく、水素化シリコンにＰＨ３などのｎ型の導電型を付与する不純物元素を含む気体を加えて形成することができる。また、ｐ型の薄膜トランジスタを形成する場合には、代表的には不純物元素としてボロンを添加すればよく、水素化シリコンにＢ２Ｈ６などのｐ型の導電型を付与する不純物元素を含む気体を加えればよい。ソース領域及びドレイン領域２１０は、結晶性半導体または非晶質半導体により形成することができる。ソース領域及びドレイン領域２１０は２ｎｍ以上６０ｎｍ以下の厚さで形成するとよい。つまり、結晶性半導体層２０６と同程度の厚さとするとよい。ソース領域及びドレイン領域２１０を薄くすると、スループットを向上させることができる。
【００７０】
なお、上述したように、ゲート絶縁層から不純物半導体層までは連続して成膜することが好ましい。マルチチャンバーのＣＶＤ装置を用いることで、堆積する膜の種類毎に反応室を配することが可能であり、複数の異なる種類の膜を大気に触れさせることなく連続して成膜することができる。以下に、このマルチチャンバーのＣＶＤ装置の構成の一例について説明する。
【００７１】
図５は、複数の反応室を備えたマルチ・チャンバー・プラズマＣＶＤ装置の一例の上断面を示す模式図である。この装置は、共通室２７２、ロード／アンロード室２７０、第１反応室２５０ａ、第２反応室２５０ｂ、第３反応室２５０ｃ及び第４反応室２５０ｄを備えている。ロード／アンロード室２７０のカセットに基板が装填されると、共通室２７２の搬送機構２７６によって各反応室に基板２００が搬出入される。共通室２７２と各反応室及びロード／アンロード室との間にはゲートバルブ２７４が備えられ、各反応室で行われる処理が互いに干渉しないように構成されている。各反応室は成膜する薄膜の種類に応じて使い分けることができる。例えば、第１反応室２５０ａではゲート絶縁膜などの絶縁膜を成膜し、第２反応室２５０ｂでは水素を含む半導体膜を成膜してチャネル形成領域用の結晶性半導体膜の結晶核を生成させ、第４反応室２５０ｄでは結晶性半導体膜の結晶核を成長させてチャネル形成領域用の結晶性半導体膜を保護する非晶質半導体膜を成膜し、第３反応室２５０ｃではソース領域及びドレイン領域を形成する一導電型を付与する不純物元素が添加された半導体膜を成膜する。それぞれの薄膜は最適な成膜温度が異なるので、反応室を分けておくことで成膜温度の管理が容易となり、各薄膜を最適な温度で成膜することができる。さらに、同じ膜種を繰り返し成膜することができるので、成膜履歴に係る残留不純物の影響を排除することができる。なお、一の反応室で一の膜を成膜する構成としてもよいし、結晶性半導体膜と非晶質半導体膜のように、一の反応室で複数の膜を成膜する構成としてもよい。
【００７２】
各反応室には排気手段としてターボ分子ポンプ２６４とドライポンプ２６６が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０−５Ｐａから１０−１Ｐａの真空度まで排気できるものであれば他の真空ポンプを用いてもよい。ただし、第２反応室２５０ｂでは、反応室内の圧力を概略１０−５Ｐａ以下まで到達させることができるようにクライオポンプ２６８が接続されていることが好ましい。これらの排気手段と各反応室との間にはバタフライバルブ２６０及びコンダクタンスバルブ２６２の一方または双方が設けられている。バタフライバルブ２６０を用いることで排気手段と反応室を遮断することができる。そして、コンダクタンスバルブ２６２を用いることで排気速度を制御し、各反応室の圧力を調節することができる。
【００７３】
なお、第２反応室２５０ｂに接続されているクライオポンプ２６８を用いることで、反応室内の圧力を１０−５Ｐａよりも低い圧力（望ましくは超高真空）とすることができる。本実施の形態では、反応室内を１０−５Ｐａよりも低い圧力にすることで、結晶性半導体膜中への酸素などの大気成分の混入防止を効果的に行うことができる。この結果、結晶性半導体膜に含まれる酸素濃度を１×１０１６ｃｍ−３以下とすることができる。結晶性半導体膜中の酸素濃度を低くすることで結晶性を高めることができ、膜中のキャリア移動度を向上させることができる。
【００７４】
ガス供給手段２５８は、成膜工程に用いられるガスが充填されているシリンダ、ストップバルブ及びマスフローコントローラなどで構成されている。ガス供給手段２５８ｇは第１反応室２５０ａに接続され、ゲート絶縁膜を成膜するためのガスを供給する。ガス供給手段２５８ｉは第２反応室２５０ｂに接続され、結晶性半導体膜及び非晶質半導体膜を成膜するためのガスを供給する。ガス供給手段２５８ｎは第３反応室２５０ｃに接続され、例えばｎ型の導電型を付与する不純物元素が添加された堆積性ガスと希釈ガスを供給する。なお、ガス供給手段２５８ｎに含まれるＰＨ３ガスを供給する手段は第１反応室２５０ａに接続されていてもよい。ガス供給手段２５８ｂは第４反応室２５０ｄに接続され、結晶性半導体膜及び非晶質半導体膜を成膜するためのガスを供給する。ガス供給手段２５８ａはアルゴンを供給する。ガス供給手段２５８ｆは反応室内のクリーニングに用いるエッチングガス（ここではＮＦ３ガス）を供給する。アルゴンガスとクリーニングに用いるエッチングガスはすべての反応室において用いられるため、ガス供給手段２５８ａとガス供給手段２５８ｆはすべての反応室に接続されていることが好ましい。
【００７５】
また、各反応室にはプラズマを生成するための高周波電力供給手段が連結されている。ここで、高周波電力供給手段には高周波電源２５２と整合器２５４が含まれる。発生させるプラズマは、例えばＲＦ（１３．５６ＭＨｚ）プラズマ、ＶＨＦプラズマ（３０ＭＨｚ〜３００ＭＨｚ）、マイクロ波（２．４５ＧＨｚ）プラズマを用いることができる。
【００７６】
なお、ここで用いるプラズマの生成はパルス状とすることが好ましい。
【００７７】
なお、同一の反応室内において、結晶性半導体膜、非晶質半導体膜、及び一導電型を付与する不純物元素が添加された不純物半導体膜を連続して成膜してもよい。具体的には、ゲート絶縁膜が形成された基板を反応室内に搬入し、そこで結晶性半導体膜、非晶質半導体膜、及び一導電型を付与する不純物元素が添加された半導体膜（不純物半導体膜）を連続して成膜する。同一の反応室内で結晶性半導体膜及び非晶質半導体膜を連続して成膜することで、結晶歪の少ない界面を形成することが可能である。そのため、界面に意図しない準位が形成されることを防ぐことができる。また、界面に混入しうる大気成分（窒素または酸素など）を低減することができる。
【００７８】
なお、装置には予備室が連結されていてもよい。成膜前に予備室で基板を加熱しておくと、各反応室における成膜までの加熱時間を短縮することが可能であり、スループットを向上させることができる。
【００７９】
なお、上記説明したように連続して成膜することで、汚染源となりうる不純物元素によって界面が汚染されることなく、積層膜の各層を形成することができる。そのため、薄膜トランジスタの電気的特性のばらつきを低減することができる。
【００８０】
上記に示すプラズマＣＶＤ装置を用いることで、各反応室で一種類の膜または組成の類似する複数種の膜を成膜することが可能であり、且つ大気に曝すことなく連続成膜することができる。そのため、既に成膜した膜の残留物及び大気に浮遊する不純物元素によって界面が汚染されることなく、積層膜を形成することができる。
【００８１】
プラズマＣＶＤ装置の反応室の内部は、フッ素ラジカルでクリーニングするとよい。また、成膜前に反応室内に保護膜を形成することが好ましい。
【００８２】
次に、不純物半導体層上にレジストマスク２２１を形成する（図６（Ａ）を参照）。レジストマスク２２１は、フォトリソグラフィ法により形成することができる。または、インクジェット法などにより形成してもよい。
【００８３】
次に、レジストマスク２２１を用いて結晶性半導体層、非晶質半導体層及び不純物半導体層をエッチングする。この処理により、結晶性半導体層、非晶質半導体層、並びに不純物半導体層を素子毎に分離する（図６（Ｂ）を参照）。その後、レジストマスク２２１を除去する。
【００８４】
なお、このエッチング処理では、結晶性半導体層、非晶質半導体層及び不純物半導体層が積層された積層膜がテーパー形状となるようにエッチングを行うことが好ましい。テーパー角は３０°以上９０°以下、好ましくは４０°以上８０°以下とする。積層膜をテーパー形状とすることで、後の工程でこれらの上に形成される層（例えば、配線層）の被覆性を向上させることもできる。従って、段差に起因する配線切れなどを防止することができる。
【００８５】
次に、不純物半導体層及びゲート絶縁層２０４上に導電層を形成する（図６（Ｃ）を参照）。ここで形成される導電層は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステンなどにより単層でまたは積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極層２０２に用いることができるＡｌ−Ｎｄ合金など）により形成してもよい。一導電型を付与する不純物元素を添加した結晶性シリコンを用いてもよい。不純物半導体層と接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。例えば、導電層として、アルミニウム層をモリブデン層で挟んだ三層の積層構造とすることが好ましい。
【００８６】
導電層は、スパッタリング法または真空蒸着法などを用いて形成する。また、導電層は、銀、金または銅などの導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法などを用いて吐出し、焼成することで形成してもよい。
【００８７】
次に、該導電層上にレジストマスク２２２を形成する（図７（Ａ）を参照）。レジストマスク２２２は、レジストマスク２２１と同様にフォトリソグラフィ法またはインクジェット法により形成する。ここで、レジストマスクのサイズを調整するために酸素プラズマによるアッシングを行ってもよい。
【００８８】
次に、レジストマスク２２２を用いて導電層をエッチングし、導電層をパターン形成する（図７（Ｂ）を参照）。パターン形成された導電層は、ソース電極及びドレイン電極として機能する。エッチングにはウエットエッチングを用いることが好ましい。ウエットエッチングにより、これら導電層のうち、レジストマスク２２２から露出された部分が等方的にエッチングされる。その結果、導電層は後退し、ソース電極及びドレイン電極層２１２が形成される。このソース電極及びドレイン電極層２１２は薄膜トランジスタのソース電極及びドレイン電極のみならず、信号線も構成する。
【００８９】
次に、レジストマスク２２２が形成された状態で、不純物半導体層及び非晶質半導体層をエッチングしてバックチャネル部を形成する（図７（Ｃ）を参照）。これにより、不純物半導体層はエッチングされ、ソース領域及びドレイン領域２１０が形成される。また、非晶質半導体層は一部を残してエッチングされ、非晶質半導体層２０８が形成される。
【００９０】
ここで、エッチングは酸素を含んだガスによるドライエッチングを行うとよい。酸素を含んだガスにより、レジストを後退させつつ不純物半導体層と非晶質半導体層をエッチングすることができ、不純物半導体層と非晶質半導体層をテーパー形状にすることができる。エッチングガスとしては、例えば、ＣＦ４に酸素を含ませたエッチングガスまたは塩素に酸素を含ませたエッチングガスを用いる。不純物半導体層と非晶質半導体層をテーパー形状にすることで電界の集中を防ぎ、オフ電流を低減させることができる。一例として、ＣＦ４ガスと酸素ガスの流量比を４５：５５（ｓｃｃｍ）とし、チャンバー内の圧力を２．５Ｐａ、チャンバー側壁の温度を７０℃にして、コイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側に２００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負のバイアスパワーを加え、自己バイアス電圧を生成することでエッチングを行うことができる。
【００９１】
非晶質半導体層２０８は、ソース領域及びドレイン領域２１０の形成により一部がエッチングされて凹部が設けられているが、凹部と重畳する非晶質半導体層２０８の少なくとも一部が残存する厚さとすることが好ましい。ソース領域及びドレイン領域２１０と重畳する部分の非晶質半導体層２０８は、ソース領域及びドレイン領域の形成プロセスにおいてエッチングされないが、この部分の厚さは概ね８０ｎｍ以上５００ｎｍ以下であり、好ましくは１５０ｎｍ以上４００ｎｍであり、更に好ましくは２００ｎｍ以上３００ｎｍ以下である。上記のように、非晶質半導体層２０８を十分に厚くすることで、結晶性半導体層２０６への不純物の混入などを防止することができる。このように、非晶質半導体層２０８は、結晶性半導体層２０６の保護層としても機能する。
【００９２】
次に、レジストマスク２２２を除去する（図８（Ａ）を参照）。
【００９３】
以上のように、結晶性半導体層により形成される薄膜トランジスタに、非晶質半導体層２０８が設けられていることで、エッチング残渣が結晶性半導体層２０６に混入することを防止することができるが、ソース領域とドレイン領域との間の非晶質半導体層２０８上にはエッチング工程により生じた副生成物、レジストマスクの残渣、及びレジストマスク２２２の除去に用いる装置内の汚染源となりうる物質、剥離液の成分物質などが付着または堆積などしており、これらを介した導通により、多くの素子においてオフ電流が大きくなり、同一基板上における素子間の電気的特性にばらつきを生じることが多かった。
【００９４】
そのため、上記の問題の解決を目的として、更なるドライエッチングを行うことが好ましい。ドライエッチングにより、ソース領域とドレイン領域との間の絶縁を確実なものとすることができる。エッチング条件は、露出している非晶質半導体層にダメージが入りにくく、且つ該非晶質半導体層に対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体層の表面にほとんどダメージを与えず、且つ非晶質半導体層の厚さが減少しない条件を用いればよい。エッチングガスにはバックチャネル部の形成に用いたガス（例えば塩素ガス）を用いることができる。条件の一例として、ガスの流量を３０ｓｃｃｍとし、チャンバー内の圧力を０．６７Ｐａ、下部電極の温度を−１０℃、チャンバー側壁の温度は約８０℃として、コイル型の電極に２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側には電力を投入せずして（すなわち０Ｗとして）、３０秒間のエッチングを行えばよい。また、ここでエッチング方法について特に限定は無く、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式の他、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式などを用いることができる。
【００９５】
上記のようにエッチングを行うことで、ソース領域とドレイン領域との間の非晶質半導体層２０８上に存在する、残渣などを除去することができる。ここで、特に、リーク電流を増大させているのは、剥離液中に含まれるアルキルベンゼンスルホン酸であると考えられる。そのため、これを除去することができるエッチングガスを用いることが好ましく、例えば窒素ガスまたはＣＦ４ガスが挙げられる。なお、このエッチング工程は必要に応じて行えばよい。更には、上記のエッチング工程後に該バックチャネル部に対してプラズマ処理を行うとよい。
【００９６】
以上の工程により、チャネルエッチ型の薄膜トランジスタを形成することができる。
【００９７】
次に、上記のように作製した薄膜トランジスタを覆って絶縁層２１４を形成する（図８（Ｂ）を参照）。絶縁層２１４は、ゲート絶縁層２０４と同様に形成することができるが、窒化シリコンにより形成することが特に好ましい。特に、大気中に浮遊する有機物や金属、水蒸気などの汚染源となりうる不純物の侵入を防ぐことができるよう、緻密な窒化シリコン層とすることが好ましい。また、非晶質半導体層２０８中の炭素、窒素及び酸素の濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以下、更には５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
【００９８】
なお、図４に示す薄膜トランジスタは画素トランジスタとして機能するため、ソース電極及びドレイン電極の一方が画素電極に接続されている。図４に示す薄膜トランジスタにおいては、ソース電極及びドレイン電極の一方が、絶縁層２１４に設けられた開口部２１６を介して画素電極層２１８に接続されている。
【００９９】
画素電極層２１８は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極層２１８は、シート抵抗が１００００Ω／□以下であり、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０１００】
なお、導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの２種以上の共重合体などがあげられる。
【０１０１】
画素電極層２１８は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などを用いて形成することができる。
【０１０２】
画素電極層２１８は、ソース電極及びドレイン電極層２１２などと同様に、全面に形成した後にレジストマスクなどを用いてエッチングを行い、パターン形成すればよい。
【０１０３】
なお、図示していないが、絶縁層２１４と画素電極層２１８との間に、スピンコーティング法などにより形成した有機樹脂により形成される絶縁層を有していてもよい。
【０１０４】
なお、上記した説明では、ゲート電極と走査線とが同一の工程で形成され、ソース電極及びドレイン電極と信号線とが同一の工程で形成される場合について説明したが、これに限定されない。電極と、該電極に接続される配線を別工程により形成してもよい。
【０１０５】
以上、本実施の形態にて説明したように、実施の形態１にて説明した結晶性半導体層を用いた薄膜トランジスタを作製することができる。本実施の形態にて説明したように、薄膜トランジスタのゲート絶縁層と結晶性半導体層の界面、及びゲート絶縁層中の一方または双方の欠陥を低減することができる。従って、閾値電圧のシフト量が小さい薄膜トランジスタを作製することができる。
【０１０６】
更には、結晶性半導体層への電荷の蓄積を低減することができ、ゲート絶縁層の絶縁破壊を防止することができる。
【０１０７】
本実施の形態の作製方法を適用した結晶性半導体膜は、結晶粒径が大きく、粒径の均一性が高い。そのため、キャリア移動度が高く、オン電流が大きいものとなる。また、大面積基板であっても粒径が大きく、均一性の高い結晶性半導体層を形成することができるため、基板内の薄膜トランジスタの電気的特性のばらつきを低減することができる。
【０１０８】
なお、本実施の形態の薄膜トランジスタは、図４に示すものに限定されない。本実施の形態の薄膜トランジスタであって、図４とは異なる形態の薄膜トランジスタを図２２に示す。
【０１０９】
図２２に示す薄膜トランジスタは、結晶性半導体層２０６と非晶質半導体層２０８に代えて、第１の半導体層２０６Ａと第２の半導体層２０８Ａを有する点が、図４に示す薄膜トランジスタとは異なる。
【０１１０】
図２２において、第２の半導体層２０８Ａは、錐形状の微結晶半導体領域を有する。そのため、第２の半導体層２０８Ａの縦方向（厚さ方向）の抵抗（すなわち、第１の半導体層２０６Ａと、ソース領域またはドレイン領域との間の抵抗）を低くすることができ、薄膜トランジスタのオン電流を高めることができる。
【０１１１】
図２２に示すように、微結晶半導体領域がゲート絶縁層２０４側から第２の半導体層２０８Ａ側に向かって先細りの結晶領域（順錐形の結晶領域）の場合には、ゲート絶縁層２０４側のほうが、第２の半導体層２０８Ａ側よりも、結晶の占める割合が大きい。微結晶半導体領域は、全面に形成された微結晶半導体膜の表面から厚さ方向に成長するが、このとき、原料ガス中のシランの流量に対する水素の流量を小さく（すなわち、希釈率を低く）し、または原料ガス中の窒素の濃度を高めることで、結晶核の生成頻度が低下し、全面に形成された微結晶半導体膜を種結晶とする結晶の成長が抑制されて錐状の結晶となり、その後、非晶質半導体の堆積が支配的になる。
【０１１２】
上記したように、第２の半導体層２０８Ａとなる半導体膜の成膜初期には、第１の半導体層２０６Ａとなる半導体膜を種結晶として、全体に膜が堆積される（成膜初期）。
【０１１３】
その後、上記したように結晶核の生成頻度を低下させ、結晶成長を抑制するため、結晶核はほぼ生成しなくなり、微結晶半導体領域の結晶は成長が抑制されるものもあれば、成長が抑制されずに進むものもあり、結果として錐状の結晶が形成される（成膜中期）。
【０１１４】
そして、その後、錐状の結晶の成長も抑制され、非晶質半導体が支配的な第２の半導体層２０８Ａが形成される（成膜後期）。
【０１１５】
結晶核の生成頻度を低下させ、結晶成長を抑制する不純物元素としては、窒素若しくは窒化物（ＮＨ基またはＮＨ２基）が好ましい。
【０１１６】
第２の半導体層２０８Ａ中の非晶質構造の中に結晶領域を有する部分では、二次イオン質量分析法によって計測される窒素濃度を３×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とすることで、結晶核の生成頻度を低下させ、結晶核を成長させないようにし、微小結晶粒を形成することができる。
【０１１７】
また、非晶質構造の中に結晶領域を有する半導体層において、二次イオン質量分析法によって計測される窒素濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下とすることで、錐形状結晶領域の成長端となる結晶核の生成位置と生成密度を制御することができる。または、錐形状結晶領域の結晶成長を制御する。
【０１１８】
ここで、順錐形とは、（ｉ）多数の平面から構成される面と、（ｉｉ）前記面の外周と前記面の外に存在する頂点とを結ぶ線の集合によって作られる立体的形状であって、該頂点が多数の平面から構成される面よりソース領域及びドレイン領域側に存在するものをいう。すなわち、膜の堆積する方向に先細りする形状である。
【０１１９】
なお、錐形状の結晶領域内には単結晶または双晶を含む。双晶とは、結晶粒界において、異なる二つの結晶粒が極めて整合性よく接合していることをいう。すなわち、結晶粒界において結晶格子が連続的に連なっており、結晶粒界において結晶欠陥等に起因するトラップ準位を非常に作りにくい状態である。従って、この様な結晶構造を有する領域では、実質的に結晶粒界の存在を無視することができる。
【０１２０】
なお、微小結晶粒は、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは粒径が１ｎｍ以上５ｎｍ以下の結晶粒である。上記したように、結晶核の生成頻度を低下させ、結晶成長を抑制させることで、微小結晶粒を形成することができる。
【０１２１】
ここで、第２の半導体層２０８Ａの非晶質構造の中に結晶領域を有する部分は、非晶質半導体と微小半導体結晶粒を有し、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体層である。すなわち、このような半導体層は、従来の非晶質半導体と比較して欠陥が少なく、価電子帯のバンド端（移動度端）における準位のテイル（裾）の傾きが急峻である秩序性の高い半導体層である。
【０１２２】
以上説明したように、図２２に示すチャネル形成領域と、ソース領域及びドレイン領域の間に、「非晶質構造の中に結晶領域を有する半導体層」を設けることで、「非晶質構造の中に結晶領域を有する半導体層」の厚さ方向における抵抗を下げることができる。すなわち、オフ電流を低下させるためのバッファ層を設けても抵抗を低く抑えることができる。
【０１２３】
特に、ソース領域及びドレイン領域の直下（すなわち、上面図においてソース領域及びドレイン領域と重畳する部分）の非晶質構造の中に結晶領域を有する半導体層を設けることにより、薄膜トランジスタのオン電流を高めることができる。
【０１２４】
（実施の形態３）
本実施の形態では、実施の形態１にて説明した結晶性半導体膜の形成方法を適用した薄膜トランジスタの作製方法であって、実施の形態２とは異なる薄膜トランジスタの作製方法について説明する。具体的には、多階調マスクを用いた薄膜トランジスタの作製方法について説明する。
【０１２５】
ここで、多階調マスクとは、露光領域、半露光領域及び未露光領域の３つのレベルで露光を行うことが可能なマスクである。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
【０１２６】
図９（Ａ−１）及び図９（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図９（Ａ−１）にはグレートーンマスク３００を示し、図９（Ｂ−１）にはハーフトーンマスク３０５を示している。
【０１２７】
図９（Ａ）に示すグレートーンマスク３００は、透光性を有する基板３０１上に遮光膜により形成された遮光部３０２、及び遮光膜のパターンにより設けられた回折格子部３０３で構成されている。
【０１２８】
回折格子部３０３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュなどを有することで、光の透過量を制御する。なお、回折格子部３０３に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
【０１２９】
透光性を有する基板３０１は石英などを用いることができる。遮光部３０２及び回折格子部３０３を構成する遮光膜は、金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロムなどにより設けられる。
【０１３０】
グレートーンマスク３００に露光するための光を照射した場合、図９（Ａ−２）に示すように、遮光部３０２に重畳する領域における透光率は０％となり、遮光部３０２及び回折格子部３０３が設けられていない領域における透光率は１００％となる。また、回折格子部３０３における透光率は、回折格子のスリット、ドットまたはメッシュの間隔などにより、概ね１０〜７０％の範囲で調整することができる。
【０１３１】
図９（Ｂ−１）に示すハーフトーンマスク３０５は、透光性を有する基板３０６上に半透光膜により形成された半透光部３０７、及び遮光膜により形成された遮光部３０８で構成されている。
【０１３２】
半透光部３０７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いて形成することができる。遮光部３０８は、グレートーンマスクの遮光膜と同様の金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロムなどにより設けられる。
【０１３３】
ハーフトーンマスク３０５に露光するための光を照射した場合、図９（Ｂ−２）に示すように、遮光部３０８に重畳する領域における透光率は０％となり、遮光部３０８及び半透光部３０７が設けられていない領域における透光率は１００％となる。また、半透光部３０７における透光率は、形成する材料などにより、概ね１０〜７０％の範囲で調整可能である。
【０１３４】
多階調マスクを用いて露光し、現像を行うことで、厚さの異なる領域を有する第１のレジストマスクを形成することができる。
【０１３５】
まず、実施の形態２と同様に不純物半導体層まで形成した後にエッチングを行うことなく不純物半導体層上に導電層を形成して積層体を得る。そして、該積層体上の所望の箇所に凹部を有するレジストマスク３１０を形成する（図１０（Ａ）を参照）。このようなレジストマスクは、上記説明した多階調マスクを用いて形成する。
【０１３６】
次に、このレジストマスク３１０を用いて結晶性半導体層、非晶質半導体層、不純物半導体層および導電層をエッチングする。このとき、レジストマスクの凹部が、レジストマスク直下の導電層に達することが好ましい。レジストマスクの凹部がレジストマスク直下の導電層に達しない場合（エッチングにウエットエッチングを用いる場合も含まれる。）には、アッシングなどを行うことでレジストマスクのサイズを調整すればよい。なお、エッチングにはドライエッチングまたはウエットエッチングを用いることができる。この処理によりレジストマスク３１１が形成される（図１０（Ｂ）を参照）。
【０１３７】
次に、このレジストマスク３１１を用いて導電層をエッチングし、導電層をパターン形成する（図１０（Ｃ）を参照）。パターン形成された導電層は、ソース電極またはドレイン電極として機能する。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができるが、ウエットエッチングを用いることが好ましい。
【０１３８】
次に、不純物半導体層及び非晶質半導体層の一部をエッチングし、ソース領域とドレイン領域とを分離する。この工程によりソース領域及びドレイン領域が形成される（図１１（Ａ）を参照）。
【０１３９】
ここで、エッチングは酸素を含んだガスによるドライエッチングを行うとよい。酸素を含んだガスにより、レジストを後退させつつ不純物半導体層と非晶質半導体層をエッチングすることができ、不純物半導体層と非晶質半導体層をテーパー形状にすることができる。エッチングガスとしては、例えば、ＣＦ４に酸素を含ませたエッチングガスまたは塩素に酸素を含ませたエッチングガスを用いる。不純物半導体層と非晶質半導体層をテーパー形状にすることで電界の集中を防ぎ、オフ電流を低減させることができる。
【０１４０】
その後、レジストマスク３１１を除去する（図１１（Ｂ）を参照）。
【０１４１】
本実施の形態の作製方法においても実施の形態２の作製方法と同様に、レジストマスク３１１の除去後にリーク電流の低減を目的としたドライエッチングを行うことが好ましい。
【０１４２】
なお、図示していないが、この後に上記の他の作製方法と同様に、ソース電極及びドレイン電極層、不純物半導体層、及びゲート絶縁層を覆って絶縁層を形成してもよい。更には、該絶縁層に開口部を形成し、該開口部を介してソース電極及びドレイン電極の一方を画素電極に接続してもよい。
【０１４３】
なお、図１２は、上記説明したように作製した画素トランジスタを示す。図１２に示す画素トランジスタは、ソース電極及びドレイン電極層の下に結晶性半導体層、非晶質半導体層及び不純物半導体層を有する。
【０１４４】
以上のように、多階調マスクを用いることもできる。多階調マスクを用いることで薄膜トランジスタの作製工程数を削減することができる。
【０１４５】
（実施の形態４）
次に、表示パネルまたは発光パネルの一形態について、図面を参照して説明する。
【０１４６】
本実施の形態の表示装置または発光装置では、画素部に接続される信号線駆動回路及び走査線駆動回路は別の基板（例えば、半導体基板またはＳＯＩ基板など）上に設けて接続してもよいし、画素回路と同一基板上に形成してもよい。
【０１４７】
なお、別途形成した場合の接続方法は特に限定されるものではなく、公知のＣＯＧ法、ワイヤボンディング法またはＴＡＢ法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、特に限定されない。また、コントローラ、ＣＰＵ及びメモリなどを別途形成し、画素回路に接続してもよい。
【０１４８】
図１３は、表示装置のブロック図を示す。図１３に示す表示装置は、表示素子を備えた画素を複数有する画素部４００と、各画素を選択する走査線駆動回路４０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路４０３と、を有する。
【０１４９】
なお、表示装置は図１３に示す形態に限定されない。すなわち、信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ回路、レベルシフタ、ソースフォロワなど、他の回路を有していてもよい。また、シフトレジスタ及びアナログスイッチは必ずしも設ける必要はなく、例えば、シフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を有していてもよいし、アナログスイッチの代わりにラッチなどを有していてもよい。
【０１５０】
図１３に示す信号線駆動回路４０３は、シフトレジスタ４０４及びアナログスイッチ４０５を有する。シフトレジスタ４０４には、クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）とが入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）とが入力されると、シフトレジスタ４０４においてタイミング信号が生成され、アナログスイッチ４０５に入力される。
【０１５１】
また、アナログスイッチ４０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が供給される。アナログスイッチ４０５は、入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
【０１５２】
図１３に示す走査線駆動回路４０２は、シフトレジスタ４０６及びバッファ回路４０７を有する。また、レベルシフタを有していてもよい。走査線駆動回路４０２において、シフトレジスタ４０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ回路４０７において緩衝増幅され、対応する走査線に供給される。一の走査線には、１ラインのすべての画素トランジスタのゲートが接続されている。そして、動作時には１ライン分の画素のトランジスタを一斉にオンにしなくてはならないので、バッファ回路４０７は大きな電流を流すことが可能な構成とする。
【０１５３】
フルカラーの表示装置において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給する場合、シフトレジスタ４０４とアナログスイッチ４０５とを接続するための端子数は、アナログスイッチ４０５と画素部４００の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ４０５を画素部４００と同一基板上に形成することで、アナログスイッチ４０５を画素部４００と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑えて歩留まりを高めることができる。
【０１５４】
なお、図１３の走査線駆動回路４０２は、シフトレジスタ４０６及びバッファ回路４０７を有するが、これに限定されず、シフトレジスタ４０６のみで走査線駆動回路４０２を構成してもよい。
【０１５５】
なお、図１３に示す構成は、表示装置の一形態を示したものであり、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
【０１５６】
次に、表示装置の一形態に相当する液晶表示パネル及び発光パネルの外観について、図１４及び図１５を参照して説明する。図１４は、第１の基板４１１上に形成された結晶性半導体層を有するトランジスタ４２０及び液晶素子４２３を、第２の基板４１６との間にシール材４１５によって封止した、パネルの上面図を示す。図１４（Ｂ）は、図１４（Ａ）のＫ−Ｌにおける断面図に相当する。図１５は発光装置の場合を示す。なお、図１５は、図１４と異なる部分についてのみ符号を付している。
【０１５７】
第１の基板４１１上に設けられた画素部４１２と、走査線駆動回路４１４と、を囲んで、シール材４１５が設けられている。また、画素部４１２及び走査線駆動回路４１４の上に第２の基板４１６が設けられている。よって画素部４１２及び走査線駆動回路４１４は、第１の基板４１１とシール材４１５と第２の基板４１６とによって、液晶層４１８または充填材４３１と共に封止されている。また、第１の基板４１１上のシール材４１５によって囲まれている領域とは異なる領域に信号線駆動回路４１３が実装されている。なお、信号線駆動回路４１３は、別途用意された基板上に結晶性半導体層を有するトランジスタにより設けられたものである。なお、本実施の形態では、結晶性半導体層を有するトランジスタを用いた信号線駆動回路４１３を、第１の基板４１１に貼り合わせる場合について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせることが好ましい。図１４では、信号線駆動回路４１３に含まれる、結晶性半導体層で形成されたトランジスタ４１９を例示する。
【０１５８】
第１の基板４１１上に設けられた画素部４１２は、複数のトランジスタを有しており、図１４（Ｂ）には、画素部４１２に含まれるトランジスタ４２０を例示している。また、走査線駆動回路４１４も、複数のトランジスタを有しており、図１４（Ｂ）では、走査線駆動回路４１４に含まれるトランジスタ４１９を例示している。なお、本実施の形態の発光装置においては、トランジスタ４２０は駆動用トランジスタであってもよいし、電流制御用トランジスタであってもよいし、消去用トランジスタであってもよい。トランジスタ４２０は実施の形態２などで説明した結晶性半導体層を用いたトランジスタに相当する。
【０１５９】
また、液晶素子４２３が有する画素電極４２２は、トランジスタ４２０と配線４２８を介して電気的に接続されている。そして、液晶素子４２３の対向電極４２７は第２の基板４１６上に設けられている。画素電極４２２と対向電極４２７と液晶層４１８が重なっている部分が、液晶素子４２３に相当する。
【０１６０】
また、発光素子４３０が有する画素電極は、トランジスタ４２０のソース電極またはドレイン電極と、配線を介して電気的に接続されている。そして本実施の形態では、発光素子４３０の共通電極と透光性を有する導電性材料層が電気的に接続されている。なお、発光素子４３０の構成は、本実施の形態に示した構成に限定されない。発光素子４３０の構成は、発光素子４３０から取り出す光の方向や、トランジスタ４２０の極性などに応じて決定することができる。
【０１６１】
なお、第１の基板４１１及び第２の基板４１６の材料としては、ガラス、金属（代表的にはステンレス）、セラミックスまたはプラスチックなどを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムなどを用いることができる。また、アルミニウム箔をＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いてもよい。
【０１６２】
また、スペーサ４２１はビーズスペーサであり、画素電極４２２と対向電極４２７との間の距離（セルギャップ）を制御するために設けられている。なお、絶縁層を選択的にエッチングすることで得られるスペーサ（ポストスペーサ）を用いていてもよい。
【０１６３】
また、別途形成された信号線駆動回路４１３と、走査線駆動回路４１４及び画素部４１２に与えられる各種の信号（電位）は、ＦＰＣ４１７（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）から引き回し配線４２４及び引き回し配線４２５を介して供給される。
【０１６４】
本実施の形態では、接続端子４２６が、液晶素子４２３が有する画素電極４２２と同じ導電層から形成されている。また、引き回し配線４２４及び引き回し配線４２５は、配線４２８と同じ導電層で形成されている。
【０１６５】
接続端子４２６とＦＰＣ４１７が有する端子は、異方性導電層４２９を介して電気的に接続されている。
【０１６６】
なお、図示していないが、本実施の形態に示した液晶表示装置は、配向膜及び偏光板を有し、更にカラーフィルタや遮光層などを有していてもよい。
【０１６７】
本実施の形態では、接続端子４２６が、発光素子４３０が有する画素電極と同じ導電層により設けられている。また、引き回し配線４２５は、配線４２８と同じ導電層により設けられている。しかし、これに限定されない。
【０１６８】
なお、発光素子４３０からの光の取り出し方向に位置する基板である第２の基板は透光性の基板を用いる。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムなどの透光性を有する材料からなる基板を用いる。発光素子４３０からの光の取り出し方向が第１の基板の方向である場合には、第１の基板として透光性基板を用いる。
【０１６９】
また、充填材４３１としては、窒素やアルゴンなどの不活性な気体、紫外線硬化樹脂または熱硬化樹脂などを用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラール）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。ここでは、例えば、窒素を用いるとよい。
【０１７０】
また、発光素子の射出面に偏光板、円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）またはカラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止層を設けてもよい。
【０１７１】
（実施の形態５）
実施の形態１乃至実施の形態３にて開示した発明は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用のモニタ、電子ペーパー、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
【０１７２】
実施の形態１乃至実施の形態３にて開示した発明は、例えば電子ペーパーに適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカードなどの各種カードにおける表示などに適用することができる。電子機器の一例を図１６（Ａ）に示す。
【０１７３】
図１６（Ａ）は、電子書籍の一例を示している。図１６（Ａ）に示す電子書籍は、筐体５００及び筐体５０１で構成されている。筐体５００及び筐体５０１は、蝶番５０４により一体になっており、開閉動作を行うことができる。このような構成により、紙の書籍と同様に扱うことができる。
【０１７４】
筐体５００には表示部５０２が組み込まれ、筐体５０１には表示部５０３が組み込まれている。表示部５０２及び表示部５０３は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１６（Ａ）では表示部５０２）に文章を表示し、左側の表示部（図１６（Ａ）では表示部５０３）に画像を表示することができる。表示部５０２及び表示部５０３は、実施の形態４に示した表示装置を適用することができる。
【０１７５】
また、図１６（Ａ）では、筐体５００に操作部などを備えた例を示している。例えば、筐体５００は、電源入力端子５０５、操作キー５０６、スピーカ５０７などを備えている。操作キー５０６は、例えば頁を送る機能を備えることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、及びＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、図１６（Ａ）に示す電子書籍には、電子辞書としての機能を持たせてもよい。
【０１７６】
また、図１６（Ａ）に示す電子書籍は、無線で情報を送受信できる構成を備えていてもよい。無線通信により、電子書籍サーバから所望の書籍データなどを購入し、ダウンロードする構成とすることもできる。
【０１７７】
図１６（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、図１６（Ｂ）に示すデジタルフォトフレームは、筐体５１１に表示部５１２が組み込まれている。表示部５１２は、各種画像を表示することが可能であり、例えば、デジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。表示部５１２は、実施の形態４に示した表示装置を適用することができる。
【０１７８】
なお、図１６（Ｂ）に示すデジタルフォトフレームは、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とするとよい。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部５１２に表示させることができる。
【０１７９】
また、図１６（Ｂ）に示すデジタルフォトフレームは、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【０１８０】
図１６（Ｃ）は、テレビジョン装置の一例を示している。図１６（Ｃ）に示すテレビジョン装置は、筐体５２１に表示部５２２が組み込まれている。表示部５２２により、映像を表示することができる。また、ここでは、スタンド５２３により筐体５２１を支持した構成を示している。表示部５２２は、実施の形態４に示した表示装置を適用することができる。
【０１８１】
図１６（Ｃ）に示すテレビジョン装置の操作は、筐体５２１が備える操作スイッチや、別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部５２２に表示される映像を操作することができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０１８２】
なお、図１６（Ｃ）に示すテレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、片方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０１８３】
図１６（Ｄ）は、携帯電話機の一例を示している。図１６（Ｄ）に示す携帯電話機は、筐体５３１に組み込まれた表示部５３２の他、操作ボタン５３３、操作ボタン５３７、外部接続ポート５３４、スピーカ５３５、及びマイク５３６などを備えている。表示部５３２は、実施の形態４に示した表示装置を適用することができる。
【０１８４】
図１６（Ｄ）に示す携帯電話機は、表示部５３２がタッチパネルであってもよく、指などの接触により、表示部５３２の表示内容を操作することができる構成を有していてもよい。この場合、電話の発信、或いはメールの作成などは、表示部５３２を指などで接触することにより行うことができる。
【０１８５】
表示部５３２の画面は主として３つのモードがある。第１のモードは、画像の表示を主とする表示モードであり、第２のモードは、文字などの情報の入力を主とする入力モードである。第３のモードは表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０１８６】
例えば、電話の発信、或いはメールを作成する場合には、表示部５３２を、文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合には、表示部５３２の画面の大部分を使用してキーボードまたは番号ボタンを表示させることが好ましい。
【０１８７】
また、図１６（Ｄ）に示す携帯電話機の内部に、ジャイロ、加速度センサなどの傾きを検出するセンサを備えた検出装置を設けることで、携帯電話機の向き（縦または横）を判別して、表示部５３２の表示情報を自動的に切り替える構成とすることもできる。
【０１８８】
また、画面モードの切り替えは、表示部５３２への接触、または筐体５３１の操作ボタン５３７の操作により行われる構成とすればよい。また、表示部５３２に表示される画像の種類によって切り替える構成としてもよい。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える構成にすればよい。
【０１８９】
また、入力モードにおいて、表示部５３２の光センサで検出される信号を検知し、表示部５３２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０１９０】
表示部５３２は、イメージセンサとして機能させることもできる。例えば、表示部５３２を掌や指で触れ、掌紋及び指紋などをイメージセンサで撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【０１９１】
以上説明したように、実施の形態１乃至実施の形態３にて開示した発明は様々な電子機器に適用することができる。
【実施例１】
【０１９２】
本実施例では、実施の形態１にて説明した第１の条件と第２の条件を用いて実際に成膜した結晶性半導体膜のＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像などを参照して、第１の条件により成膜する時間を変化させた際の結晶粒径の違いについて説明する。
【０１９３】
基板１００としてはガラス基板を用いた。基板１００上には、絶縁膜１０２として１００ｎｍの酸化窒化シリコン膜を設けた。この酸化窒化シリコン膜上に結晶性半導体膜を成膜した。
【０１９４】
結晶性半導体膜の成膜は、堆積性ガスを水素ガスにより希釈したガスを用いてプラズマＣＶＤ法により行った。ここでは、平行平板型のプラズマＣＶＤ装置を用いた。また、堆積性ガスにはシランを用いた。成膜時のチャンバー内圧力は１００Ｐａとし、成膜時の基板温度は２８０度とした。プラズマの生成は６０ＭＨｚのＲＦ電源により行い、このときの電力は１５Ｗとした。なお、上部電極と下部電極の間の幅は２０ｍｍとした。
【０１９５】
まず、第１の条件を用いた場合と第２の条件を用いた場合における、処理時間に対する結晶性半導体膜の厚さを図１７に示す。なお、厚さは分光エリプソ法により測定したものである。図１７は、第１の条件（シランの流量を８ｓｃｃｍ、水素の流量を４００ｓｃｃｍとした条件、成膜初期時間の成膜速度は約１０−２ｎｍ／秒、成膜初期時間は約１分）のみを用いて成膜したときと第２の条件（シランの流量を４ｓｃｃｍ、水素の流量を４００ｓｃｃｍとした条件、成膜初期時間の成膜速度は約１０−３ｎｍ／秒、成膜初期時間は約５分）のみを用いて成膜したときの処理時間（横軸）に対する結晶性半導体膜の厚さ（縦軸）を示す。第２の条件のみを用いて成膜したときには、結晶性半導体膜がある程度の厚さを有するまでに時間を要している。対して、第１の条件のみで成膜したときには、処理を始めて間もなく結晶性半導体膜がある程度の厚さを有している。また、第２の条件により成膜したときよりも処理時間に対する結晶性半導体膜の厚さの増加が大きい。
【０１９６】
図１８は、第１の条件におけるシランの流量を８ｓｃｃｍ、水素の流量を４００ｓｃｃｍとし、第２の条件におけるシランの流量を４ｓｃｃｍ、水素の流量を４００ｓｃｃｍとして成膜を行ったもののＳＥＭ像を示す。図１８（Ａ）は、第１の条件の処理時間を１５秒間としたもののＳＥＭ像を示す。図１８（Ｂ）は、第１の条件の処理時間を２０秒間としたもののＳＥＭ像を示す。図１８（Ｃ）は、第１の条件の処理時間を２５秒間としたもののＳＥＭ像を示す。図１８（Ｄ）は、第１の条件の処理時間を３０秒間としたもののＳＥＭ像を示す。なお、図１８において、第２の条件による処理時間は、すべて１１分間に統一した。
【０１９７】
図１９は、第１の条件におけるシランの流量を１０ｓｃｃｍ、水素の流量を４００ｓｃｃｍとし、第２の条件におけるシランの流量を４ｓｃｃｍ、水素の流量を４００ｓｃｃｍとして成膜を行ったもののＳＥＭ像を示す。図１９（Ａ）は、第１の条件の処理時間を１０秒間としたもののＳＥＭ像を示す。図１９（Ｂ）は、第１の条件の処理時間を２０秒間としたもののＳＥＭ像を示す。図１９（Ｃ）は、第１の条件の処理時間を３０秒間としたもののＳＥＭ像を示す。図１９（Ｄ）は、第１の条件の処理時間を４０秒間としたもののＳＥＭ像を示す。なお、図１９において、第２の条件の処理時間は、すべて１１分間に統一した。
【０１９８】
次に、処理時間の違いによる結晶性半導体膜の結晶性の違いを明らかにするためにラマンスペクトルを参照する。図２０は、ＳＥＭ像とラマンスペクトルを示す。図２０（Ａ）は図１８における第１の条件（シランの流量を８ｓｃｃｍ）のみによる処理を６分間行って成膜したもののＳＥＭ像を示し、図２０（Ｂ）はこのときのラマンスペクトルを示す。図２０（Ｃ）は図１８における第２の条件（シランの流量を４ｓｃｃｍ）のみによる処理を１５分間行って成膜したもののＳＥＭ像を示し、図２０（Ｄ）はこのときのラマンスペクトルを示す。図２０（Ｅ）は図１８と同様に第１の条件（シランの流量を８ｓｃｃｍ）での処理を２５秒間行い、第２の条件（シランの流量を４ｓｃｃｍ）での処理を１１分間行って２段階で成膜したもののＳＥＭ像を示し、図２０（Ｆ）はこのときのラマンスペクトルを示す。
【０１９９】
図２０（Ｂ）のラマンスペクトルによると、結晶化率の度合いＩｃ／Ｉａは５．２５である。図２０（Ｄ）のラマンスペクトルによると、結晶化率の度合いＩｃ／Ｉａは３．０２である。図２０（Ｆ）のラマンスペクトルによると、結晶化率の度合いＩｃ／Ｉａは７．３３である。図２０（Ｂ）、図２０（Ｄ）、及び図２０（Ｆ）を比較すると、図２０（Ｆ）の結晶化率の度合いが最も高く、上記した２段階の成膜方法を用いることで結晶化率が向上することがわかる。なお、Ｉｃは結晶成分に起因するラマン散乱強度であり、Ｉａはアモルファス成分に起因するラマン散乱強度である。なお、図２０（Ｃ）と比較して図２０（Ｅ）は粒径の均一性が高い。
【０２００】
また、第１の条件または第２の条件のみで成膜処理を行った場合のＳＥＭ像（図２０（Ａ）及び（Ｃ））と、第１の条件により成膜処理を行った後に第２の条件により成膜処理を行った場合のＳＥＭ像（図１８及び図１９）とを比較すると、図１８及び図１９の方が白い部分（結晶部分）の大きさがある程度大きく、且つその大きさが揃っているため好ましい。上記説明したように２段階の成膜処理を行うことで、従来の１段階の処理で行うよりも均一性が高く、大粒径の結晶性半導体膜とすることができる。
【０２０１】
図２１は、図２０（Ａ）、（Ｃ）及び（Ｅ）についての暗電流σｄａｒｋの測定結果を示す。図２０（Ｃ）と同様に第２の条件のみ（シランの流量を４ｓｃｃｍのみ）で成膜したものでは暗電流が最も小さい。図２０（Ｅ）と同様に第１の条件による処理を行った後に第２の条件による処理を行ったもの（シランの流量を８ｓｃｃｍとした後にシランの流量を４ｓｃｃｍ）では、暗電流が最も大きい。図２０（Ａ）と同様に第１の条件のみ（シランの流量を８ｓｃｃｍのみ）で成膜したものでは、第２の条件のみで成膜したものよりも暗電流が大きいが、第１の条件による処理を行った後に第２の条件による処理を行ったものよりも暗電流が小さい。そのため、図２０（Ｅ）に示す膜は、導電性とキャリア移動度が高い膜であるといえる。
【０２０２】
以上説明したように、粒径及び結晶粒の間隔が均一であり、電気的特性が良好でばらつきが少ない結晶性半導体膜を形成することができる。
【符号の説明】
【０２０３】
１００ 基板
１０２ 絶縁膜
１０４ 結晶核
１０４Ａ〜１０４Ｅ 結晶核
１０６ 結晶粒
１０６Ａ〜１０６Ｅ 結晶粒
１０８ 結晶性半導体膜
１２４ 結晶核
１２４Ａ 結晶核
１２４Ａ〜１２４Ｅ 結晶核
１２４Ｆ〜１２４Ｉ 結晶核
１２６ 結晶粒
１２６Ａ〜１２６Ｅ 結晶粒
１２８ 結晶性半導体膜
１３４ 結晶核
１３４Ａ〜１３４Ｃ 結晶核
１３４Ｄ 結晶核
１３６ 結晶粒
１３６Ａ〜１３６Ｃ 結晶粒
１３８ 結晶性半導体膜
２００ 基板
２０２ ゲート電極層
２０４ ゲート絶縁層
２０６ 結晶性半導体層
２０８ 非晶質半導体層
２１０ ドレイン領域
２１２ ドレイン電極層
２１４ 絶縁層
２１６ 開口部
２１８ 画素電極層
２２１ レジストマスク
２２２ レジストマスク
２５０ａ 反応室
２５０ｂ 反応室
２５０ｃ 反応室
２５０ｄ 反応室
２５２ 高周波電源
２５４ 整合器
２５８ ガス供給手段
２５８ａ ガス供給手段
２５８ｂ ガス供給手段
２５８ｆ ガス供給手段
２５８ｇ ガス供給手段
２５８ｉ ガス供給手段
２５８ｎ ガス供給手段
２６０ バタフライバルブ
２６２ コンダクタンスバルブ
２６４ ターボ分子ポンプ
２６６ ドライポンプ
２６８ クライオポンプ
２７０ ロード／アンロード室
２７２ 共通室
２７４ ゲートバルブ
２７６ 搬送機構
３００ グレートーンマスク
３０１ 基板
３０２ 遮光部
３０３ 回折格子部
３０５ ハーフトーンマスク
３０６ 基板
３０７ 半透光部
３０８ 遮光部
３１０ レジストマスク
３１１ レジストマスク
４００ 画素部
４０２ 走査線駆動回路
４０３ 信号線駆動回路
４０４ シフトレジスタ
４０５ アナログスイッチ
４０６ シフトレジスタ
４０７ バッファ回路
４１１ 基板
４１２ 画素部
４１３ 信号線駆動回路
４１４ 走査線駆動回路
４１５ シール材
４１６ 基板
４１７ ＦＰＣ
４１８ 液晶層
４１９ トランジスタ
４２０ トランジスタ
４２１ スペーサ
４２２ 画素電極
４２３ 液晶素子
４２４ 配線
４２５ 配線
４２６ 接続端子
４２７ 対向電極
４２８ 配線
４２９ 異方性導電層
４３０ 発光素子
４３１ 充填材
５００ 筐体
５０１ 筐体
５０２ 表示部
５０３ 表示部
５０４ 蝶番
５０５ 電源入力端子
５０６ 操作キー
５０７ スピーカ
５１１ 筐体
５１２ 表示部
５２１ 筐体
５２２ 表示部
５２３ スタンド
５３１ 筐体
５３２ 表示部
５３３ 操作ボタン
５３４ 外部接続ポート
５３５ スピーカ
５３６ マイク
５３７ 操作ボタン
【技術分野】
【０００１】
本発明の一態様は、結晶性半導体膜の作製方法及び薄膜トランジスタの作製方法に関する。更には、これらを用いた表示装置などの半導体装置に関する。
【背景技術】
【０００２】
近年、絶縁性表面を有する基板（例えば、ガラス基板）上の半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）によって構成された、薄膜トランジスタが注目されている。薄膜トランジスタは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置のような電子デバイスに広く応用されている。特に、液晶表示装置などに代表される、画像表示装置のスイッチング素子として開発が急がれている。液晶表示装置などの画像表示装置では、スイッチング素子として、主に非晶質半導体膜または多結晶半導体膜を用いた薄膜トランジスタが用いられている。更には、微結晶半導体膜を用いた薄膜トランジスタが知られている（例えば、特許文献１を参照）。
【０００３】
結晶性が良好な微結晶半導体膜を形成するには、成膜初期と成膜後期で条件を変化させる複数段階（複数ステップ）からなる成膜方法によることが有効であることが知られている。成膜初期は被形成面の材質及び結晶性などの影響を受けやすく、成膜後期は成膜初期に堆積した結晶性半導体膜の材質及び結晶性などの影響を受けやすいためである。このような複数段階（複数ステップ）の成膜方法により微結晶半導体膜を形成する技術の一例が、特許文献２に開示されている。特許文献２では、成膜初期には原料ガス（堆積性ガス）の水素希釈率とプラズマ生成用の電力を大きくし、成膜後期には原料ガス（堆積性ガス）の水素希釈率とプラズマ生成用の電力を小さくすることで成膜速度を向上させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第４４０９１３４号明細書
【特許文献２】特開２００３−０３７２７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
堆積性ガスと希釈ガスの流量比による、成膜される微結晶半導体膜の特性の違いについて検討する。
【０００６】
希釈ガスに対する堆積性ガスの流量比が大きい条件（希釈率が低い条件）では、結晶核が生成しやすい（半導体材料が堆積しやすい）ため、被形成面に対するプラズマダメージを抑えることができ、粒径の均一性を高くすることができるが、形成される結晶の粒径が小さいため、成膜される微結晶半導体膜中に粒界が多く存在することになる。
【０００７】
一方で、希釈ガスに対する堆積性ガスの流量比が小さい条件（希釈率が高い条件）では、結晶核が生成しづらい（半導体材料が堆積しづらい）ため、被形成面に対するプラズマダメージが比較的大きく、粒径も不均一なものとなるが、形成される結晶の粒径が大きいため、成膜される微結晶半導体膜中の粒界の数を抑えることができる。
【０００８】
本発明の一態様は、粒径が大きく、粒径の均一性が高く、且つ被形成面に対するプラズマダメージが小さい結晶性半導体膜の作製方法を提供することを課題とする。
【０００９】
更には、本発明の一態様は、ゲート絶縁膜と微結晶半導体膜の界面及びゲート絶縁膜中の一方または双方への欠陥の生成を抑えた薄膜トランジスタの作製方法を提供することを課題とする。ゲート絶縁膜にプラズマダメージが生じると、ゲート絶縁膜と微結晶半導体膜との界面に欠陥（界面トラップ）を生じる。更には、ゲート絶縁膜の膜中にまでプラズマダメージが生じると、ゲート絶縁膜中に欠陥（膜中トラップ）を生じる。これらの欠陥は、薄膜トランジスタの閾値電圧がシフトする原因となる。本発明の一態様は、このような微結晶半導体膜の被形成面に対するプラズマダメージが小さい薄膜トランジスタを提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、複数段階からなる結晶性半導体膜の作製方法であって、希釈ガスに対する堆積性ガスの流量比が大きい条件（希釈率の低い条件、好ましくは４０倍以上５０倍以下）と希釈ガスに対する堆積性ガスの流量比が小さい条件（希釈率の高い条件、好ましくは８０倍以上２００倍以下）を用い、成膜後期の堆積性ガスの流量比を成膜初期の堆積性ガスの流量比よりも小さい条件とする結晶性半導体膜の作製方法である。
【００１１】
本発明の一態様は、プラズマＣＶＤ法による結晶性半導体膜の作製方法であって、希釈ガスに対する堆積性ガスの流量比を大きくする（希釈率は好ましくは４０倍以上５０倍以下）ことで結晶核を生成しやすくさせ、絶縁表面に結晶核を密に形成する第１の工程と、第１の工程よりも希釈ガスに対する堆積性ガスの流量比を小さくする（希釈率は好ましくは８０倍以上２００倍以下）ことで核生成しにくくさせ、前記結晶核を種として結晶性半導体膜を成長させる第２の工程と、を有することを特徴とする結晶性半導体膜の作製方法である。
【００１２】
上記構成の結晶性半導体膜の作製方法は、被形成面に対するプラズマダメージを抑制することが目的の一つである。そのため、作製工程の一部または全部にプラズマを用いる場合に上記構成の結晶性半導体膜の作製方法を適用することが特に好ましい。作製工程の一部または全部にプラズマを用いる技術として、代表的には、プラズマＣＶＤ法がある。
【００１３】
本発明の一態様は、絶縁膜に接して、堆積性ガスと希釈ガスを用いてプラズマＣＶＤ法により半導体の結晶核を形成する、成膜速度が５ｎｍ／分以上の条件により行う第１の工程と、前記第１の工程よりも、成膜初期時間が長い条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を有することを特徴とする結晶性半導体膜の作製方法である。
【００１４】
本発明の一態様は、絶縁膜に接して、堆積性ガスと希釈ガスを用いてプラズマＣＶＤ法により半導体の結晶核を形成する、成膜速度が５ｎｍ／分以上の条件により行う第１の工程と、前記第１の工程よりも、前記堆積性ガスに対する前記希釈ガスの流量比が大きい条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を有することを特徴とする結晶性半導体膜の作製方法である。
【００１５】
上記構成の本発明の一態様において、前記第１の工程における成膜初期時間は１分以上であることが好ましい。前記第２の工程における成膜初期時間は５分以上であることが好ましい。更には、前記第１の工程における成膜初期時間が１分以上であり、前記第２の工程における成膜初期時間が５分以上であることが好ましい。
【００１６】
ここで、成膜初期時間とは、基板面に対して成膜を開始した際に観測される、堆積性ガスの流量に対して成膜速度が極端に低い時間をいう。成膜初期時間はインキュベーションタイムともいう。
【００１７】
更には、上記構成の結晶性半導体膜の作製方法は、ボトムゲート型薄膜トランジスタに適用することが特に好ましい。ボトムゲート型薄膜トランジスタの作製に上記構成の結晶性半導体膜の作製方法を適用することで、ゲート絶縁膜と結晶性半導体膜の界面、及びゲート絶縁膜中の一方または双方の欠陥が少ないボトムゲート型薄膜トランジスタを作製することが可能になる。従って、本発明の一態様は、ゲート電極を形成し、該ゲート電極を覆ってゲート絶縁膜を形成し、該ゲート絶縁膜上に接して上記の結晶性半導体膜の作製方法により結晶性半導体膜を形成することを特徴とする薄膜トランジスタの作製方法である。
【００１８】
または、上記構成の結晶性半導体膜の作製方法または薄膜トランジスタの作製方法においては、結晶性半導体膜の被形成面である絶縁膜が酸化シリコン膜であることが好ましい。
【発明の効果】
【００１９】
本発明の一態様によれば、被形成面に対するプラズマダメージを抑えつつ、従来よりも結晶粒径が大きく、粒径の均一性が高い結晶性半導体膜を作製することができる。このような結晶性半導体膜は、キャリア移動度が高く、オン電流が大きいものとなる。
【００２０】
更には、本発明の一態様によれば、ゲート絶縁膜と結晶性半導体膜の界面、及びゲート絶縁膜中の一方または双方の欠陥が少ないボトムゲート型薄膜トランジスタを作製することができる。特に、ゲート絶縁膜と結晶性半導体膜の界面の欠陥を少なくすることで、閾値電圧のシフト量が小さい薄膜トランジスタを作製することができる。
【図面の簡単な説明】
【００２１】
【図１】結晶性半導体膜の成膜方法を説明する図。
【図２】結晶性半導体膜の成膜方法を説明する図。
【図３】結晶性半導体膜の成膜方法を説明する図。
【図４】薄膜トランジスタの構造の一例を説明する図。
【図５】プラズマＣＶＤ装置の構成を示す図。
【図６】薄膜トランジスタの作製方法の一例を説明する図。
【図７】薄膜トランジスタの作製方法の一例を説明する図。
【図８】薄膜トランジスタの作製方法の一例を説明する図。
【図９】多階調マスクを説明する図。
【図１０】薄膜トランジスタの作製方法の一例を説明する図。
【図１１】薄膜トランジスタの作製方法の一例を説明する図。
【図１２】薄膜トランジスタの作製方法の一例を説明する図。
【図１３】表示装置の構成を説明するブロック図。
【図１４】液晶表示パネルを説明する上面図及び断面図。
【図１５】発光表示パネルを説明する上面図及び断面図。
【図１６】表示装置を用いた電子機器を説明する図。
【図１７】実施例における処理時間と結晶性半導体膜の厚さの関係を説明する図。
【図１８】実施例における結晶性半導体膜のＳＥＭ像。
【図１９】実施例における結晶性半導体膜のＳＥＭ像。
【図２０】実施例における結晶性半導体膜のＳＥＭ像とラマンスペクトルを説明する図。
【図２１】実施例における結晶性半導体膜の暗電流の測定結果を説明する図。
【図２２】薄膜トランジスタの構造の一例を説明する図。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、説明中に図面を参照するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２３】
（実施の形態１）
本実施の形態では、結晶性半導体膜の作製方法について図面を参照して説明する。ここでは、結晶性半導体膜の一例として、結晶性シリコンを用いる。
【００２４】
まず、基板１００を準備する。基板１００は、基板１００上に形成される各薄膜（結晶性シリコンなど）の形成に耐えうる程度の耐熱性及び耐薬品性などを有していればよく、特定の材料からなる基板に限定されるものではない。基板１００として、例えば、ガラス基板、石英基板、ステンレス基板及びシリコン基板が挙げられる。
【００２５】
次に、基板１００上に絶縁膜１０２を形成する（図１（Ａ）を参照）。ここでは、絶縁膜１０２が酸化シリコン膜であることが好ましい。なお、絶縁膜１０２は特に必要のない場合には設けなくてよい。
【００２６】
次に、絶縁膜１０２上に、プラズマを用いた方法によって結晶性半導体膜を形成する。プラズマを用いた方法として、例えば、プラズマＣＶＤ法が挙げられる。結晶性半導体膜は、２段階の成膜条件により形成する。本実施の形態の２段階の成膜条件のうち、成膜初期の条件を第１の条件、成膜後期の条件を第２の条件と記載する。
【００２７】
まず、絶縁膜１０２上に第１の条件で結晶核を生成させる。第１の条件は、希釈ガスに対する堆積性ガスの流量比が大きい（好ましくは、堆積性ガスに対する希釈ガスの流量比が４０倍以上５０倍以下）条件とし、結晶核の生成頻度が高く、結晶成長が速い条件である。第１の条件は、成膜速度が５ｎｍ／分以上であることが好ましい。または、成膜初期時間が１分以上の条件であることが好ましい。更には、第１の条件は、成膜速度が５ｎｍ／分以上、且つ成膜初期時間が１分以上の条件であることが好ましい。このような条件を第１の条件とすることで、結晶性半導体膜の成膜初期から堆積が生じやすく、絶縁膜１０２が露出される時間が短くなり、絶縁膜１０２がプラズマに曝される時間が短くなる。そのため、絶縁膜１０２への電荷の蓄積を防止し、絶縁膜１０２と結晶性半導体膜の界面へのプラズマダメージを防ぐことができる。従って、絶縁膜１０２と、絶縁膜１０２上に形成される結晶性半導体膜との界面にトラップ準位が生成することを防ぐことができる。更には、絶縁膜１０２中へのプラズマダメージも防ぐことができる。
【００２８】
第１の条件では、具体的には、堆積性ガス（例えばシラン）の流量に対する希釈ガス（例えば水素）の流量を１０倍〜１００倍（好ましくは４０倍〜５０倍）とし、反応室内の圧力を１Ｐａ〜１０１３２５Ｐａ（すなわち、大気圧）程度とするとよい。基板温度は、室温程度から基板が損傷または変質などしない程度の温度までとすればよい。また、プラズマを発生させる高周波電界は、概ね４００ｋＨｚ〜２．４５ＧＨｚ（好ましくは１３ＭＨｚ〜１００ＭＨｚ）とすればよい。なお、第１の条件の処理時間は、形成される膜が膜となる直前の状態となる程度の時間とすればよい。例えば、後に実施例にて説明するように、シランの流量を１０ｓｃｃｍ、水素の流量を４００ｓｃｃｍとし、反応室内の圧力を１００Ｐａとし、基板温度を２８０℃とし、６０ＭＨｚのＲＦ電源を用いた場合には、第１の条件による処理時間は１０秒〜２０秒間とすればよい。シランの流量を８ｓｃｃｍ、水素の流量を４００ｓｃｃｍとし、反応室内の圧力を１００Ｐａとし、基板温度を２８０℃とし、６０ＭＨｚのＲＦ電源を用いた場合には、第１の条件による処理時間は２０秒〜３０秒間とすればよい。
【００２９】
第１の条件により、絶縁膜１０２上に結晶核１０４（結晶核１０４Ａ〜１０４Ｅ）としてほぼ均一な粒径の結晶核が、ほぼ等間隔で形成される（図１（Ｂ）を参照）。
【００３０】
上記のように、結晶核１０４が形成された状態で第２の条件を用いることで、結晶核１０４を成長させる。結晶核１０４を成長させて大粒径化させることで、結晶粒１０６（結晶粒１０６Ａ〜１０６Ｅ）となる（図１（Ｃ）を参照）。第２の条件は、堆積性ガスの流量が小さい条件とし、結晶核の生成頻度が低い条件である。第２の条件は、結晶核の生成頻度が低いため、第１の条件により形成された結晶核間に存在する隙間などに新たな結晶核が形成されにくく、粒径が小さな結晶核の生成を防止することができ、結晶粒径が不均一になることを防止することができる。また、第１の条件により結晶核１０４が絶縁膜１０２のほぼ全面に存在するため、絶縁膜１０２に対するプラズマダメージを考慮する必要がない。
【００３１】
第２の条件では、具体的には、堆積性ガス（例えばシラン）の流量に対する希釈ガス（例えば水素）の流量を５０倍〜１０００倍（好ましくは８０倍〜２００倍）とし、反応室内の圧力を１Ｐａ〜１０１３２５Ｐａ（大気圧）程度とするとよい。基板温度は、室温程度から基板が損傷または変質などしない程度の温度までとすればよい。また、プラズマを発生させる高周波電界は、概ね４００ｋＨｚ〜２．４５ＧＨｚ（好ましくは１３ＭＨｚ〜１００ＭＨｚ）とすればよい。なお、第２の条件による処理時間は、成膜される膜が所望の厚さとなるまでの時間とすればよい。
【００３２】
第２の条件により結晶粒１０６（結晶粒１０６Ａ〜１０６Ｅ）を更に成長させ、結晶性半導体膜１０８が形成される（図１（Ｄ）を参照）。
【００３３】
ここで、従来の、一段階により結晶性半導体膜を成膜する場合における結晶核の生成から結晶成長するまでのメカニズムについて、図面を参照して説明する。図２は、第１の条件のみを用いて結晶性半導体膜を成膜した場合の模式図を示す。図３は、第２の条件のみを用いて結晶性半導体膜を成膜した場合の模式図を示す。
【００３４】
図２では、まず、図１と同様に絶縁膜１０２を形成した基板１００を準備する（図２（Ａ）を参照）。
【００３５】
次に、第１の条件により、絶縁膜１０２上に結晶核１２４Ａ〜１２４Ｅがほぼ均一に形成される（図２（Ｂ）を参照）。
【００３６】
図２では、結晶核１２４Ａ〜１２４Ｅが形成された後に、引き続き第１の条件で結晶性半導体膜を形成する。このように結晶核１２４Ａ〜１２４Ｅが形成された後に引き続き第１の条件により成膜を行うと、結晶核１２４Ａ〜１２４Ｅの成長のみならず、これらの隙間などへの更なる核生成も行われることになる。そのため、結晶核１２４Ａ〜１２４Ｅが成長して結晶粒１２６（結晶粒１２６Ａ〜１２６Ｅ）が形成されると同時に、これらの隙間などに結晶核１２４Ｆ〜１２４Ｉが生成することになる（図２（Ｃ）を参照）。これは、第１の条件の核生成頻度が高いためである。その後、結晶性半導体膜の成膜工程を終了する（図２（Ｄ）を参照）。このようにして結晶性半導体膜１２８が形成される。
【００３７】
図２のように第１の条件のみを用いて成膜した結晶性半導体膜１２８では、結晶粒の粒径が小さくなる。このような結晶性半導体膜では、粒界が多く含まれるため、キャリア移動度を向上させることが困難である。
【００３８】
次に、第２の条件のみを用いた場合について説明する。図３では、まず、図１及び図２と同様に絶縁膜１０２を形成した基板１００を準備する（図３（Ａ）を参照）。
【００３９】
次に、第２の条件により、絶縁膜１０２上に結晶核１３４（結晶核１３４Ａ〜１３４Ｃ）が生成される（図３（Ｂ）を参照）。このとき形成される結晶核１３４の数は、図２において形成される結晶核の数よりも少ない。これは、第２の条件の核生成頻度が低いためである。そのため、絶縁膜１０２の多くの領域がプラズマに長時間曝され、絶縁膜１０２に生じるプラズマダメージは、図１及び図２の場合よりも大きくなる。
【００４０】
上記のように、結晶核１３４Ａ〜１３４Ｃが形成された後に、引き続き第２の条件で結晶性半導体膜を形成する。すると、結晶核１３４Ａ〜１３４Ｃが成長して結晶粒１３６（結晶粒１３６Ａ〜１３６Ｃ）が形成されるとともに、これらの隙間などに結晶核１３４Ｄが生成する（図３（Ｃ）を参照）。その後結晶粒１３６及び結晶核１３４Ｄを成長させ、結晶性半導体膜の成膜工程を終了する（図３（Ｄ）を参照）。このようにして結晶性半導体膜１３８が形成される。
【００４１】
図３のように、第２の条件のみを用いて成膜した結晶性半導体膜１３８では、大粒径の結晶粒と小粒径の結晶粒が混在し、粒径が不均一になる。そのため、キャリア移動度を向上させることが困難である。更には、成膜速度が遅く、スループットが悪い。
【００４２】
更には、第２の条件のみを用いた成膜では、第１の条件のみを用いた成膜または第１の条件と第２の条件を併用した場合よりも絶縁膜１０２または基板１００がプラズマに曝される時間が長く、これらに生じるプラズマダメージが大きい。また、成膜速度が遅いためスループットも低い。
【００４３】
以上説明したように、第１の条件のみ、または第２の条件のみを用いて結晶性半導体膜を成膜すると、粒径が均一で大粒径の半導体膜を成膜することが困難である。そのため、キャリア移動度の高い半導体膜を形成することが困難であり、本発明の一態様である成膜方法は有益なものであるといえる。
【００４４】
以上説明した成膜方法を適用することで、均一性が高く、電気的特性のばらつきが少ない結晶性半導体膜を形成することができる。
【００４５】
また、下地となる絶縁膜または基板へのプラズマダメージを低減することができる。
【００４６】
また、第２の条件により結晶の平均粒径が大きくなりやすく、下地となる絶縁膜との界面近傍における粒径が特に大きくなりやすいというメリットがある。
【００４７】
なお、本実施の形態ではシリコンを成膜する場合について説明したが、本発明はこれに限定されない。ゲルマニウムなどの他の半導体材料にも適用できることは勿論である。また、適用できる範囲は半導体材料に限定されるものではない。均一性の高い大粒径の結晶性薄膜を作製する様々な場合に適用することができる。
【００４８】
（実施の形態２）
本実施の形態では、実施の形態１にて説明した結晶性半導体膜の作製方法を適用した薄膜トランジスタの作製方法について、図面を参照して説明する。
【００４９】
図４は、本実施の形態の薄膜トランジスタの上面図及び断面図の一例を示す。図４に示す薄膜トランジスタは、基板２００上にゲート電極層２０２を有し、ゲート電極層２０２を覆ってゲート絶縁層２０４を有し、ゲート絶縁層２０４上に結晶性半導体層２０６を有し、結晶性半導体層２０６上に非晶質半導体層２０８を有し、非晶質半導体層２０８上の一部にソース領域及びドレイン領域２１０を有し、ソース領域及びドレイン領域２１０上にソース電極及びドレイン電極層２１２を有し、ソース電極及びドレイン電極層２１２上に絶縁層２１４を有する。各層は所望の形状にパターン形成されている。非晶質半導体層２０８は、耐圧の向上と結晶性半導体層への元素の侵入を防止するバッファ層として機能する。絶縁層２１４は、保護層として機能する。
【００５０】
図４に示す薄膜トランジスタは、例えば液晶表示装置（液晶表示パネル）にマトリクス状に設けられる、画素トランジスタである。薄膜トランジスタのソース電極及びドレイン電極の一方はソース配線に接続され、ソース電極及びドレイン電極の他方は絶縁層２１４に設けられた開口部２１６を介して画素電極層２１８に接続されている。
【００５１】
なお、図４では、ソース電極及びドレイン電極の一方は、ソース電極及びドレイン電極の他方を、Ｕ字型（コの字型または馬蹄型）に囲い込んだ形状となるように形成されている。薄膜トランジスタをＵ字型（コの字型または馬蹄型）とすることで、該薄膜トランジスタのチャネル幅を大きくすることができ、十分なオン電流を確保することができる。また、電気的特性のばらつきを低減することができる。更には、信頼性が向上する。ただし、これに限定されず、薄膜トランジスタは必ずしもＵ字型（コの字型または馬蹄型）でなくともよい。
【００５２】
次に、図４に示す薄膜トランジスタの作製方法について、図面を参照して説明する。なお、結晶性半導体を有するｎ型薄膜トランジスタは、結晶性半導体を有するｐ型薄膜トランジスタよりも電界効果移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができる。そのため、ここでは、ｎ型の薄膜トランジスタの作製方法について説明する。ただし、これに限定されず、薄膜トランジスタは、ｐ型であってもよい。
【００５３】
まず、基板２００上にゲート電極層２０２を形成する。基板２００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度以上の耐熱性を有するプラスチック基板などを用いることができる。また、ステンレス合金などの金属基板の表面に絶縁層を設けた基板を用いてもよい。すなわち、基板２００としては、絶縁性表面を有する基板を用いる。基板２００がマザーガラスの場合、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）などのものを用いればよい。
【００５４】
ゲート電極層２０２は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム若しくはスカンジウムなどの金属材料またはこれらを主成分とする合金材料を用いて形成することができる。アルミニウムを用いる場合には、タンタルを添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックの発生を抑制することができる。また、ネオジムを添加して合金化したＡｌ−Ｎｄ合金を用いると、ヒロックの発生を抑制することができるのみならず、抵抗の低い配線を形成することができる。また、リンなどの不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣｕ合金膜を用いてもよい。また、単層で形成してもよいし、積層で形成してもよい。例えば、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅の層上にモリブデン層を積層した二層構造、または銅の層上に窒化チタン層若しくは窒化タンタルを積層した二層構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。または、窒化チタン層とモリブデン層とから構成される二層の積層構造、またはタングステン層（厚さ約５０ｎｍ）とアルミニウムとシリコンの合金層（厚さ約５００ｎｍ）と窒化チタン層（厚さ約３０ｎｍ）とを積層した三層の積層構造としてもよい。また、三層の積層構造とする場合には、第１の導電層のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電層のアルミニウムとシリコンの合金層に代えてアルミニウムとチタンの合金層を用いてもよいし、第３の導電層の窒化チタン層に代えてチタン層を用いてもよい。例えば、Ａｌ−Ｎｄ合金層上にモリブデン層を積層して形成すると、耐熱性に優れ、且つ電気的に抵抗が低い導電層を形成することができる。
【００５５】
ゲート電極層２０２は、スパッタリング法または真空蒸着法により基板２００上に導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法などによりマスクを形成し、該マスクを用いて導電層をエッチングすることで形成することができる。また、銀、金若しくは銅などの導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成してもよい。なお、ゲート電極層２０２と基板２００の密着性を向上させ、ゲート電極層２０２を構成する材料が下地へと拡散することを防ぐバリアメタルとして、上記の金属材料の窒化物層を、基板２００と、ゲート電極層２０２との間に設けてもよい。ここでは、基板２００上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングし、ゲート電極層２０２を形成する。
【００５６】
なお、ゲート電極層２０２上には、後の工程で半導体層及びソース配線（信号線）を形成するので、段差の箇所における配線切れ防止のためゲート電極層の側面をテーパー形状となるように加工することが好ましい。また、この工程でゲート配線（走査線）も同時に形成することができる。更には、画素部が有する容量線も形成することができる。なお、走査線とは、画素を選択する配線をいう。
【００５７】
次に、ゲート電極層２０２を覆ってゲート絶縁層を形成し、該ゲート絶縁層上に結晶性半導体層、非晶質半導体層及び不純物半導体層を順に積層して形成する。この絶縁層はゲート絶縁層として機能し、図に示すゲート絶縁層２０４となる。なお、少なくとも、ゲート絶縁層、結晶性半導体層及び非晶質半導体層を連続して成膜することが好ましい。更に好ましくは、不純物半導体層まで連続して成膜する。少なくとも、ゲート絶縁層、結晶性半導体層及び非晶質半導体層を大気に触れさせることなく連続して成膜することで、大気成分や大気中に浮遊する不純物元素によりこれらの層が汚染されずに、積層膜の各層の界面を形成することができる。そのため、薄膜トランジスタの電気的特性のばらつきを低減することができ、信頼性の高い薄膜トランジスタを歩留まりよく作製することができる。
【００５８】
ゲート絶縁層２０４は、ＣＶＤ法またはスパッタリング法などを用いて、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンで形成することができる。また、ゲート絶縁層２０４は、単層で形成してもよいし、これらを積層して形成してもよい。例えば、ゲート絶縁層２０４は、５０ｎｍ以上、好ましくは５０ｎｍ以上４００ｎｍ以下、より好ましくは１５０ｎｍ以上３００ｎｍ以下となるように形成する。ゲート絶縁層２０４として窒化酸化シリコン層を用いると、基板２００に含まれるアルカリ金属などの結晶性半導体層２０６への侵入を防止することができる。また、ゲート絶縁層２０４として酸化窒化シリコン層を用いることで、ゲート電極層２０２にアルミニウムを用いた場合に生じうるヒロックを防止し、更には、ゲート電極層２０２の酸化を防止することができる。また、周波数が１ＧＨｚ以上のプラズマＣＶＤ装置を用いて、ゲート絶縁層２０４を形成するとよい。
【００５９】
なお、ゲート絶縁層２０４の形成後、結晶性半導体層２０６となる結晶性半導体膜の形成前に、結晶性半導体膜の密着性向上、または酸化を防止するための層をゲート絶縁層２０４上に形成してもよい。このような酸化防止などを目的として設けられる層として、例えば、酸化窒化シリコン層を窒化シリコン層により挟んだ積層構造の層が挙げられる。
【００６０】
結晶性半導体層２０６は、薄膜トランジスタのチャネル形成領域として機能する。結晶性半導体膜の形成方法は、実施の形態１にて説明した通りである。
【００６１】
なお、本実施の形態の結晶性半導体層２０６中のキャリア移動度は、非晶質半導体層中のキャリア移動度の約２倍以上２０倍以下である。そのため、結晶性半導体層により形成される薄膜トランジスタでは、非晶質半導体層を用いた薄膜トランジスタと比較して、横軸がゲート電圧、縦軸がドレイン電流の電流−電圧特性を示す曲線における立ち上がり部分の傾きが急峻となる。ここで、ゲート電圧とは、ソース電極の電位を基準としたゲート電極の電位との電位差をいい、ドレイン電流とは、ソース電極とドレイン電極の間に流れる電流をいう。従って、結晶性半導体層をチャネル形成領域に用いた薄膜トランジスタは、スイッチング素子としての応答性に優れ、高速動作が可能である。表示装置のスイッチング素子として結晶性半導体層をチャネル形成領域に用いた薄膜トランジスタを用いると、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することもできる。また、駆動回路の一部または全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成することもできる。
【００６２】
また、結晶性半導体層２０６は、価電子制御を目的とした不純物元素を添加せずとも弱いｎ型の電気伝導性を示すことが多い。そのため、薄膜トランジスタのチャネル形成領域として機能する結晶性半導体層には、ｐ型を付与する不純物元素（例えば、ボロン）を成膜と同時に、または成膜した後に添加して閾値電圧Ｖｔｈを制御するとよい。ｐ型を付与する不純物元素としては、代表的にはボロンがあり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化シリコンに混入させることで形成するとよい。そして、結晶性半導体層におけるボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とするとよい。
【００６３】
結晶性半導体層２０６は、２ｎｍ以上６０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで形成する。結晶性半導体層２０６の厚さを２ｎｍ以上６０ｎｍ以下とすることで、薄膜トランジスタを完全空乏型として動作させることも可能である。また、結晶性半導体層２０６の厚さは、例えば、実施の形態１にて説明した、結晶性半導体膜１０８を形成する工程におけるシランの流量と成膜時間により制御することができる。
【００６４】
非晶質半導体層２０８は、プラズマＣＶＤ法などを用いて非晶質シリコンにより形成することができる。なお、この非晶質半導体層２０８の厚さは、１０ｎｍ以上５００ｎｍ以下とすればよい。または、非晶質半導体層２０８は、水素または希ガス中で非晶質半導体をスパッタリングすることで形成してもよい。
【００６５】
なお、非晶質半導体層２０８には、リンやボロンなどの一導電型を付与する不純物元素が含まれないように注意を要する。特に、閾値電圧を制御するために結晶性半導体層２０６に添加されたボロン、またはソース領域及びドレイン領域２１０に含まれるリンが非晶質半導体層２０８に混入しないことが好ましい。または、非晶質半導体層２０８にリンやボロンなどが含まれる場合であっても、リンやボロンなどの濃度が二次イオン質量分析法における検出下限以下となるように調整するとよい。例えば、結晶性半導体層２０６にボロンを含み、且つ非晶質半導体層２０８にリンを含む場合には、結晶性半導体層２０６と、非晶質半導体層２０８との間にＰＮ接合が形成されてしまう。また、非晶質半導体層２０８にボロンを含み、且つソース領域及びドレイン領域２１０にリンを含む場合には、非晶質半導体層２０８と、ソース領域及びドレイン領域２１０との間にＰＮ接合が形成されてしまう。または、非晶質半導体層２０８に、ボロンとリンの双方が混入することで再結合中心を生じ、リーク電流を生じさせる原因となる。従って、非晶質半導体層２０８にこれらの不純物元素を含ませないことで、リーク電流を低減することができる。また、ソース領域及びドレイン領域２１０と、結晶性半導体層２０６との間に、リンやボロンなどの不純物元素を含まない非晶質半導体層２０８を有することで、チャネル形成領域となる結晶性半導体層２０６、及びソース領域及びドレイン領域２１０に不純物元素が侵入することを防止できる。
【００６６】
また、非晶質半導体層２０８には、水素を含ませるとよい。非晶質半導体層２０８に存在する欠陥を終端させるためである。
【００６７】
また、非晶質半導体のエネルギーギャップは結晶性半導体に比べて大きく、電気的に高抵抗であり、キャリア移動度が低い。このため、形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域２１０と結晶性半導体層２０６との間に形成される非晶質半導体層２０８は高抵抗な領域として機能し、結晶性半導体層２０６がチャネル形成領域として機能することが好ましい。このとき、非晶質半導体層２０８は高抵抗な領域として機能するため、薄膜トランジスタのオフ電流を低減することができ、スイッチング特性を向上させることができる。このような薄膜トランジスタを液晶表示装置のスイッチング素子として用いると、液晶表示装置のコントラストを向上させることができる。
【００６８】
なお、結晶性半導体層２０６が酸化されると、薄膜トランジスタの電界効果移動度が低下し、サブスレッショルド値が増大するため、薄膜トランジスタの電気的特性が低下（具体的には、スイッチング特性が低下）する。しかし、非晶質半導体層２０８が結晶性半導体層２０６の表面を覆うように設けられることで、結晶性半導体層が有する結晶粒（特に、表面）の酸化を防止することができ、薄膜トランジスタの電気的特性の低下を防止することができる。非晶質半導体層２０８に水素を含ませる（更に好ましくは、フッ素も含ませる）ことで、酸素が非晶質半導体層２０８を通過することを効果的に防止し、結晶性半導体層２０６の酸化を防止する効果を更に高めることができる。
【００６９】
ソース領域及びドレイン領域２１０は、不純物半導体層を形成し、この不純物半導体層をエッチングして形成することができる。ソース領域及びドレイン領域２１０として導電型がｎ型の薄膜トランジスタを形成する場合には、代表的には不純物元素としてリンを添加すればよく、水素化シリコンにＰＨ３などのｎ型の導電型を付与する不純物元素を含む気体を加えて形成することができる。また、ｐ型の薄膜トランジスタを形成する場合には、代表的には不純物元素としてボロンを添加すればよく、水素化シリコンにＢ２Ｈ６などのｐ型の導電型を付与する不純物元素を含む気体を加えればよい。ソース領域及びドレイン領域２１０は、結晶性半導体または非晶質半導体により形成することができる。ソース領域及びドレイン領域２１０は２ｎｍ以上６０ｎｍ以下の厚さで形成するとよい。つまり、結晶性半導体層２０６と同程度の厚さとするとよい。ソース領域及びドレイン領域２１０を薄くすると、スループットを向上させることができる。
【００７０】
なお、上述したように、ゲート絶縁層から不純物半導体層までは連続して成膜することが好ましい。マルチチャンバーのＣＶＤ装置を用いることで、堆積する膜の種類毎に反応室を配することが可能であり、複数の異なる種類の膜を大気に触れさせることなく連続して成膜することができる。以下に、このマルチチャンバーのＣＶＤ装置の構成の一例について説明する。
【００７１】
図５は、複数の反応室を備えたマルチ・チャンバー・プラズマＣＶＤ装置の一例の上断面を示す模式図である。この装置は、共通室２７２、ロード／アンロード室２７０、第１反応室２５０ａ、第２反応室２５０ｂ、第３反応室２５０ｃ及び第４反応室２５０ｄを備えている。ロード／アンロード室２７０のカセットに基板が装填されると、共通室２７２の搬送機構２７６によって各反応室に基板２００が搬出入される。共通室２７２と各反応室及びロード／アンロード室との間にはゲートバルブ２７４が備えられ、各反応室で行われる処理が互いに干渉しないように構成されている。各反応室は成膜する薄膜の種類に応じて使い分けることができる。例えば、第１反応室２５０ａではゲート絶縁膜などの絶縁膜を成膜し、第２反応室２５０ｂでは水素を含む半導体膜を成膜してチャネル形成領域用の結晶性半導体膜の結晶核を生成させ、第４反応室２５０ｄでは結晶性半導体膜の結晶核を成長させてチャネル形成領域用の結晶性半導体膜を保護する非晶質半導体膜を成膜し、第３反応室２５０ｃではソース領域及びドレイン領域を形成する一導電型を付与する不純物元素が添加された半導体膜を成膜する。それぞれの薄膜は最適な成膜温度が異なるので、反応室を分けておくことで成膜温度の管理が容易となり、各薄膜を最適な温度で成膜することができる。さらに、同じ膜種を繰り返し成膜することができるので、成膜履歴に係る残留不純物の影響を排除することができる。なお、一の反応室で一の膜を成膜する構成としてもよいし、結晶性半導体膜と非晶質半導体膜のように、一の反応室で複数の膜を成膜する構成としてもよい。
【００７２】
各反応室には排気手段としてターボ分子ポンプ２６４とドライポンプ２６６が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０−５Ｐａから１０−１Ｐａの真空度まで排気できるものであれば他の真空ポンプを用いてもよい。ただし、第２反応室２５０ｂでは、反応室内の圧力を概略１０−５Ｐａ以下まで到達させることができるようにクライオポンプ２６８が接続されていることが好ましい。これらの排気手段と各反応室との間にはバタフライバルブ２６０及びコンダクタンスバルブ２６２の一方または双方が設けられている。バタフライバルブ２６０を用いることで排気手段と反応室を遮断することができる。そして、コンダクタンスバルブ２６２を用いることで排気速度を制御し、各反応室の圧力を調節することができる。
【００７３】
なお、第２反応室２５０ｂに接続されているクライオポンプ２６８を用いることで、反応室内の圧力を１０−５Ｐａよりも低い圧力（望ましくは超高真空）とすることができる。本実施の形態では、反応室内を１０−５Ｐａよりも低い圧力にすることで、結晶性半導体膜中への酸素などの大気成分の混入防止を効果的に行うことができる。この結果、結晶性半導体膜に含まれる酸素濃度を１×１０１６ｃｍ−３以下とすることができる。結晶性半導体膜中の酸素濃度を低くすることで結晶性を高めることができ、膜中のキャリア移動度を向上させることができる。
【００７４】
ガス供給手段２５８は、成膜工程に用いられるガスが充填されているシリンダ、ストップバルブ及びマスフローコントローラなどで構成されている。ガス供給手段２５８ｇは第１反応室２５０ａに接続され、ゲート絶縁膜を成膜するためのガスを供給する。ガス供給手段２５８ｉは第２反応室２５０ｂに接続され、結晶性半導体膜及び非晶質半導体膜を成膜するためのガスを供給する。ガス供給手段２５８ｎは第３反応室２５０ｃに接続され、例えばｎ型の導電型を付与する不純物元素が添加された堆積性ガスと希釈ガスを供給する。なお、ガス供給手段２５８ｎに含まれるＰＨ３ガスを供給する手段は第１反応室２５０ａに接続されていてもよい。ガス供給手段２５８ｂは第４反応室２５０ｄに接続され、結晶性半導体膜及び非晶質半導体膜を成膜するためのガスを供給する。ガス供給手段２５８ａはアルゴンを供給する。ガス供給手段２５８ｆは反応室内のクリーニングに用いるエッチングガス（ここではＮＦ３ガス）を供給する。アルゴンガスとクリーニングに用いるエッチングガスはすべての反応室において用いられるため、ガス供給手段２５８ａとガス供給手段２５８ｆはすべての反応室に接続されていることが好ましい。
【００７５】
また、各反応室にはプラズマを生成するための高周波電力供給手段が連結されている。ここで、高周波電力供給手段には高周波電源２５２と整合器２５４が含まれる。発生させるプラズマは、例えばＲＦ（１３．５６ＭＨｚ）プラズマ、ＶＨＦプラズマ（３０ＭＨｚ〜３００ＭＨｚ）、マイクロ波（２．４５ＧＨｚ）プラズマを用いることができる。
【００７６】
なお、ここで用いるプラズマの生成はパルス状とすることが好ましい。
【００７７】
なお、同一の反応室内において、結晶性半導体膜、非晶質半導体膜、及び一導電型を付与する不純物元素が添加された不純物半導体膜を連続して成膜してもよい。具体的には、ゲート絶縁膜が形成された基板を反応室内に搬入し、そこで結晶性半導体膜、非晶質半導体膜、及び一導電型を付与する不純物元素が添加された半導体膜（不純物半導体膜）を連続して成膜する。同一の反応室内で結晶性半導体膜及び非晶質半導体膜を連続して成膜することで、結晶歪の少ない界面を形成することが可能である。そのため、界面に意図しない準位が形成されることを防ぐことができる。また、界面に混入しうる大気成分（窒素または酸素など）を低減することができる。
【００７８】
なお、装置には予備室が連結されていてもよい。成膜前に予備室で基板を加熱しておくと、各反応室における成膜までの加熱時間を短縮することが可能であり、スループットを向上させることができる。
【００７９】
なお、上記説明したように連続して成膜することで、汚染源となりうる不純物元素によって界面が汚染されることなく、積層膜の各層を形成することができる。そのため、薄膜トランジスタの電気的特性のばらつきを低減することができる。
【００８０】
上記に示すプラズマＣＶＤ装置を用いることで、各反応室で一種類の膜または組成の類似する複数種の膜を成膜することが可能であり、且つ大気に曝すことなく連続成膜することができる。そのため、既に成膜した膜の残留物及び大気に浮遊する不純物元素によって界面が汚染されることなく、積層膜を形成することができる。
【００８１】
プラズマＣＶＤ装置の反応室の内部は、フッ素ラジカルでクリーニングするとよい。また、成膜前に反応室内に保護膜を形成することが好ましい。
【００８２】
次に、不純物半導体層上にレジストマスク２２１を形成する（図６（Ａ）を参照）。レジストマスク２２１は、フォトリソグラフィ法により形成することができる。または、インクジェット法などにより形成してもよい。
【００８３】
次に、レジストマスク２２１を用いて結晶性半導体層、非晶質半導体層及び不純物半導体層をエッチングする。この処理により、結晶性半導体層、非晶質半導体層、並びに不純物半導体層を素子毎に分離する（図６（Ｂ）を参照）。その後、レジストマスク２２１を除去する。
【００８４】
なお、このエッチング処理では、結晶性半導体層、非晶質半導体層及び不純物半導体層が積層された積層膜がテーパー形状となるようにエッチングを行うことが好ましい。テーパー角は３０°以上９０°以下、好ましくは４０°以上８０°以下とする。積層膜をテーパー形状とすることで、後の工程でこれらの上に形成される層（例えば、配線層）の被覆性を向上させることもできる。従って、段差に起因する配線切れなどを防止することができる。
【００８５】
次に、不純物半導体層及びゲート絶縁層２０４上に導電層を形成する（図６（Ｃ）を参照）。ここで形成される導電層は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステンなどにより単層でまたは積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極層２０２に用いることができるＡｌ−Ｎｄ合金など）により形成してもよい。一導電型を付与する不純物元素を添加した結晶性シリコンを用いてもよい。不純物半導体層と接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。例えば、導電層として、アルミニウム層をモリブデン層で挟んだ三層の積層構造とすることが好ましい。
【００８６】
導電層は、スパッタリング法または真空蒸着法などを用いて形成する。また、導電層は、銀、金または銅などの導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法などを用いて吐出し、焼成することで形成してもよい。
【００８７】
次に、該導電層上にレジストマスク２２２を形成する（図７（Ａ）を参照）。レジストマスク２２２は、レジストマスク２２１と同様にフォトリソグラフィ法またはインクジェット法により形成する。ここで、レジストマスクのサイズを調整するために酸素プラズマによるアッシングを行ってもよい。
【００８８】
次に、レジストマスク２２２を用いて導電層をエッチングし、導電層をパターン形成する（図７（Ｂ）を参照）。パターン形成された導電層は、ソース電極及びドレイン電極として機能する。エッチングにはウエットエッチングを用いることが好ましい。ウエットエッチングにより、これら導電層のうち、レジストマスク２２２から露出された部分が等方的にエッチングされる。その結果、導電層は後退し、ソース電極及びドレイン電極層２１２が形成される。このソース電極及びドレイン電極層２１２は薄膜トランジスタのソース電極及びドレイン電極のみならず、信号線も構成する。
【００８９】
次に、レジストマスク２２２が形成された状態で、不純物半導体層及び非晶質半導体層をエッチングしてバックチャネル部を形成する（図７（Ｃ）を参照）。これにより、不純物半導体層はエッチングされ、ソース領域及びドレイン領域２１０が形成される。また、非晶質半導体層は一部を残してエッチングされ、非晶質半導体層２０８が形成される。
【００９０】
ここで、エッチングは酸素を含んだガスによるドライエッチングを行うとよい。酸素を含んだガスにより、レジストを後退させつつ不純物半導体層と非晶質半導体層をエッチングすることができ、不純物半導体層と非晶質半導体層をテーパー形状にすることができる。エッチングガスとしては、例えば、ＣＦ４に酸素を含ませたエッチングガスまたは塩素に酸素を含ませたエッチングガスを用いる。不純物半導体層と非晶質半導体層をテーパー形状にすることで電界の集中を防ぎ、オフ電流を低減させることができる。一例として、ＣＦ４ガスと酸素ガスの流量比を４５：５５（ｓｃｃｍ）とし、チャンバー内の圧力を２．５Ｐａ、チャンバー側壁の温度を７０℃にして、コイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側に２００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負のバイアスパワーを加え、自己バイアス電圧を生成することでエッチングを行うことができる。
【００９１】
非晶質半導体層２０８は、ソース領域及びドレイン領域２１０の形成により一部がエッチングされて凹部が設けられているが、凹部と重畳する非晶質半導体層２０８の少なくとも一部が残存する厚さとすることが好ましい。ソース領域及びドレイン領域２１０と重畳する部分の非晶質半導体層２０８は、ソース領域及びドレイン領域の形成プロセスにおいてエッチングされないが、この部分の厚さは概ね８０ｎｍ以上５００ｎｍ以下であり、好ましくは１５０ｎｍ以上４００ｎｍであり、更に好ましくは２００ｎｍ以上３００ｎｍ以下である。上記のように、非晶質半導体層２０８を十分に厚くすることで、結晶性半導体層２０６への不純物の混入などを防止することができる。このように、非晶質半導体層２０８は、結晶性半導体層２０６の保護層としても機能する。
【００９２】
次に、レジストマスク２２２を除去する（図８（Ａ）を参照）。
【００９３】
以上のように、結晶性半導体層により形成される薄膜トランジスタに、非晶質半導体層２０８が設けられていることで、エッチング残渣が結晶性半導体層２０６に混入することを防止することができるが、ソース領域とドレイン領域との間の非晶質半導体層２０８上にはエッチング工程により生じた副生成物、レジストマスクの残渣、及びレジストマスク２２２の除去に用いる装置内の汚染源となりうる物質、剥離液の成分物質などが付着または堆積などしており、これらを介した導通により、多くの素子においてオフ電流が大きくなり、同一基板上における素子間の電気的特性にばらつきを生じることが多かった。
【００９４】
そのため、上記の問題の解決を目的として、更なるドライエッチングを行うことが好ましい。ドライエッチングにより、ソース領域とドレイン領域との間の絶縁を確実なものとすることができる。エッチング条件は、露出している非晶質半導体層にダメージが入りにくく、且つ該非晶質半導体層に対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体層の表面にほとんどダメージを与えず、且つ非晶質半導体層の厚さが減少しない条件を用いればよい。エッチングガスにはバックチャネル部の形成に用いたガス（例えば塩素ガス）を用いることができる。条件の一例として、ガスの流量を３０ｓｃｃｍとし、チャンバー内の圧力を０．６７Ｐａ、下部電極の温度を−１０℃、チャンバー側壁の温度は約８０℃として、コイル型の電極に２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側には電力を投入せずして（すなわち０Ｗとして）、３０秒間のエッチングを行えばよい。また、ここでエッチング方法について特に限定は無く、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式の他、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式などを用いることができる。
【００９５】
上記のようにエッチングを行うことで、ソース領域とドレイン領域との間の非晶質半導体層２０８上に存在する、残渣などを除去することができる。ここで、特に、リーク電流を増大させているのは、剥離液中に含まれるアルキルベンゼンスルホン酸であると考えられる。そのため、これを除去することができるエッチングガスを用いることが好ましく、例えば窒素ガスまたはＣＦ４ガスが挙げられる。なお、このエッチング工程は必要に応じて行えばよい。更には、上記のエッチング工程後に該バックチャネル部に対してプラズマ処理を行うとよい。
【００９６】
以上の工程により、チャネルエッチ型の薄膜トランジスタを形成することができる。
【００９７】
次に、上記のように作製した薄膜トランジスタを覆って絶縁層２１４を形成する（図８（Ｂ）を参照）。絶縁層２１４は、ゲート絶縁層２０４と同様に形成することができるが、窒化シリコンにより形成することが特に好ましい。特に、大気中に浮遊する有機物や金属、水蒸気などの汚染源となりうる不純物の侵入を防ぐことができるよう、緻密な窒化シリコン層とすることが好ましい。また、非晶質半導体層２０８中の炭素、窒素及び酸素の濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以下、更には５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
【００９８】
なお、図４に示す薄膜トランジスタは画素トランジスタとして機能するため、ソース電極及びドレイン電極の一方が画素電極に接続されている。図４に示す薄膜トランジスタにおいては、ソース電極及びドレイン電極の一方が、絶縁層２１４に設けられた開口部２１６を介して画素電極層２１８に接続されている。
【００９９】
画素電極層２１８は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極層２１８は、シート抵抗が１００００Ω／□以下であり、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０１００】
なお、導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの２種以上の共重合体などがあげられる。
【０１０１】
画素電極層２１８は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などを用いて形成することができる。
【０１０２】
画素電極層２１８は、ソース電極及びドレイン電極層２１２などと同様に、全面に形成した後にレジストマスクなどを用いてエッチングを行い、パターン形成すればよい。
【０１０３】
なお、図示していないが、絶縁層２１４と画素電極層２１８との間に、スピンコーティング法などにより形成した有機樹脂により形成される絶縁層を有していてもよい。
【０１０４】
なお、上記した説明では、ゲート電極と走査線とが同一の工程で形成され、ソース電極及びドレイン電極と信号線とが同一の工程で形成される場合について説明したが、これに限定されない。電極と、該電極に接続される配線を別工程により形成してもよい。
【０１０５】
以上、本実施の形態にて説明したように、実施の形態１にて説明した結晶性半導体層を用いた薄膜トランジスタを作製することができる。本実施の形態にて説明したように、薄膜トランジスタのゲート絶縁層と結晶性半導体層の界面、及びゲート絶縁層中の一方または双方の欠陥を低減することができる。従って、閾値電圧のシフト量が小さい薄膜トランジスタを作製することができる。
【０１０６】
更には、結晶性半導体層への電荷の蓄積を低減することができ、ゲート絶縁層の絶縁破壊を防止することができる。
【０１０７】
本実施の形態の作製方法を適用した結晶性半導体膜は、結晶粒径が大きく、粒径の均一性が高い。そのため、キャリア移動度が高く、オン電流が大きいものとなる。また、大面積基板であっても粒径が大きく、均一性の高い結晶性半導体層を形成することができるため、基板内の薄膜トランジスタの電気的特性のばらつきを低減することができる。
【０１０８】
なお、本実施の形態の薄膜トランジスタは、図４に示すものに限定されない。本実施の形態の薄膜トランジスタであって、図４とは異なる形態の薄膜トランジスタを図２２に示す。
【０１０９】
図２２に示す薄膜トランジスタは、結晶性半導体層２０６と非晶質半導体層２０８に代えて、第１の半導体層２０６Ａと第２の半導体層２０８Ａを有する点が、図４に示す薄膜トランジスタとは異なる。
【０１１０】
図２２において、第２の半導体層２０８Ａは、錐形状の微結晶半導体領域を有する。そのため、第２の半導体層２０８Ａの縦方向（厚さ方向）の抵抗（すなわち、第１の半導体層２０６Ａと、ソース領域またはドレイン領域との間の抵抗）を低くすることができ、薄膜トランジスタのオン電流を高めることができる。
【０１１１】
図２２に示すように、微結晶半導体領域がゲート絶縁層２０４側から第２の半導体層２０８Ａ側に向かって先細りの結晶領域（順錐形の結晶領域）の場合には、ゲート絶縁層２０４側のほうが、第２の半導体層２０８Ａ側よりも、結晶の占める割合が大きい。微結晶半導体領域は、全面に形成された微結晶半導体膜の表面から厚さ方向に成長するが、このとき、原料ガス中のシランの流量に対する水素の流量を小さく（すなわち、希釈率を低く）し、または原料ガス中の窒素の濃度を高めることで、結晶核の生成頻度が低下し、全面に形成された微結晶半導体膜を種結晶とする結晶の成長が抑制されて錐状の結晶となり、その後、非晶質半導体の堆積が支配的になる。
【０１１２】
上記したように、第２の半導体層２０８Ａとなる半導体膜の成膜初期には、第１の半導体層２０６Ａとなる半導体膜を種結晶として、全体に膜が堆積される（成膜初期）。
【０１１３】
その後、上記したように結晶核の生成頻度を低下させ、結晶成長を抑制するため、結晶核はほぼ生成しなくなり、微結晶半導体領域の結晶は成長が抑制されるものもあれば、成長が抑制されずに進むものもあり、結果として錐状の結晶が形成される（成膜中期）。
【０１１４】
そして、その後、錐状の結晶の成長も抑制され、非晶質半導体が支配的な第２の半導体層２０８Ａが形成される（成膜後期）。
【０１１５】
結晶核の生成頻度を低下させ、結晶成長を抑制する不純物元素としては、窒素若しくは窒化物（ＮＨ基またはＮＨ２基）が好ましい。
【０１１６】
第２の半導体層２０８Ａ中の非晶質構造の中に結晶領域を有する部分では、二次イオン質量分析法によって計測される窒素濃度を３×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とすることで、結晶核の生成頻度を低下させ、結晶核を成長させないようにし、微小結晶粒を形成することができる。
【０１１７】
また、非晶質構造の中に結晶領域を有する半導体層において、二次イオン質量分析法によって計測される窒素濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下とすることで、錐形状結晶領域の成長端となる結晶核の生成位置と生成密度を制御することができる。または、錐形状結晶領域の結晶成長を制御する。
【０１１８】
ここで、順錐形とは、（ｉ）多数の平面から構成される面と、（ｉｉ）前記面の外周と前記面の外に存在する頂点とを結ぶ線の集合によって作られる立体的形状であって、該頂点が多数の平面から構成される面よりソース領域及びドレイン領域側に存在するものをいう。すなわち、膜の堆積する方向に先細りする形状である。
【０１１９】
なお、錐形状の結晶領域内には単結晶または双晶を含む。双晶とは、結晶粒界において、異なる二つの結晶粒が極めて整合性よく接合していることをいう。すなわち、結晶粒界において結晶格子が連続的に連なっており、結晶粒界において結晶欠陥等に起因するトラップ準位を非常に作りにくい状態である。従って、この様な結晶構造を有する領域では、実質的に結晶粒界の存在を無視することができる。
【０１２０】
なお、微小結晶粒は、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは粒径が１ｎｍ以上５ｎｍ以下の結晶粒である。上記したように、結晶核の生成頻度を低下させ、結晶成長を抑制させることで、微小結晶粒を形成することができる。
【０１２１】
ここで、第２の半導体層２０８Ａの非晶質構造の中に結晶領域を有する部分は、非晶質半導体と微小半導体結晶粒を有し、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体層である。すなわち、このような半導体層は、従来の非晶質半導体と比較して欠陥が少なく、価電子帯のバンド端（移動度端）における準位のテイル（裾）の傾きが急峻である秩序性の高い半導体層である。
【０１２２】
以上説明したように、図２２に示すチャネル形成領域と、ソース領域及びドレイン領域の間に、「非晶質構造の中に結晶領域を有する半導体層」を設けることで、「非晶質構造の中に結晶領域を有する半導体層」の厚さ方向における抵抗を下げることができる。すなわち、オフ電流を低下させるためのバッファ層を設けても抵抗を低く抑えることができる。
【０１２３】
特に、ソース領域及びドレイン領域の直下（すなわち、上面図においてソース領域及びドレイン領域と重畳する部分）の非晶質構造の中に結晶領域を有する半導体層を設けることにより、薄膜トランジスタのオン電流を高めることができる。
【０１２４】
（実施の形態３）
本実施の形態では、実施の形態１にて説明した結晶性半導体膜の形成方法を適用した薄膜トランジスタの作製方法であって、実施の形態２とは異なる薄膜トランジスタの作製方法について説明する。具体的には、多階調マスクを用いた薄膜トランジスタの作製方法について説明する。
【０１２５】
ここで、多階調マスクとは、露光領域、半露光領域及び未露光領域の３つのレベルで露光を行うことが可能なマスクである。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
【０１２６】
図９（Ａ−１）及び図９（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図９（Ａ−１）にはグレートーンマスク３００を示し、図９（Ｂ−１）にはハーフトーンマスク３０５を示している。
【０１２７】
図９（Ａ）に示すグレートーンマスク３００は、透光性を有する基板３０１上に遮光膜により形成された遮光部３０２、及び遮光膜のパターンにより設けられた回折格子部３０３で構成されている。
【０１２８】
回折格子部３０３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュなどを有することで、光の透過量を制御する。なお、回折格子部３０３に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
【０１２９】
透光性を有する基板３０１は石英などを用いることができる。遮光部３０２及び回折格子部３０３を構成する遮光膜は、金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロムなどにより設けられる。
【０１３０】
グレートーンマスク３００に露光するための光を照射した場合、図９（Ａ−２）に示すように、遮光部３０２に重畳する領域における透光率は０％となり、遮光部３０２及び回折格子部３０３が設けられていない領域における透光率は１００％となる。また、回折格子部３０３における透光率は、回折格子のスリット、ドットまたはメッシュの間隔などにより、概ね１０〜７０％の範囲で調整することができる。
【０１３１】
図９（Ｂ−１）に示すハーフトーンマスク３０５は、透光性を有する基板３０６上に半透光膜により形成された半透光部３０７、及び遮光膜により形成された遮光部３０８で構成されている。
【０１３２】
半透光部３０７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いて形成することができる。遮光部３０８は、グレートーンマスクの遮光膜と同様の金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロムなどにより設けられる。
【０１３３】
ハーフトーンマスク３０５に露光するための光を照射した場合、図９（Ｂ−２）に示すように、遮光部３０８に重畳する領域における透光率は０％となり、遮光部３０８及び半透光部３０７が設けられていない領域における透光率は１００％となる。また、半透光部３０７における透光率は、形成する材料などにより、概ね１０〜７０％の範囲で調整可能である。
【０１３４】
多階調マスクを用いて露光し、現像を行うことで、厚さの異なる領域を有する第１のレジストマスクを形成することができる。
【０１３５】
まず、実施の形態２と同様に不純物半導体層まで形成した後にエッチングを行うことなく不純物半導体層上に導電層を形成して積層体を得る。そして、該積層体上の所望の箇所に凹部を有するレジストマスク３１０を形成する（図１０（Ａ）を参照）。このようなレジストマスクは、上記説明した多階調マスクを用いて形成する。
【０１３６】
次に、このレジストマスク３１０を用いて結晶性半導体層、非晶質半導体層、不純物半導体層および導電層をエッチングする。このとき、レジストマスクの凹部が、レジストマスク直下の導電層に達することが好ましい。レジストマスクの凹部がレジストマスク直下の導電層に達しない場合（エッチングにウエットエッチングを用いる場合も含まれる。）には、アッシングなどを行うことでレジストマスクのサイズを調整すればよい。なお、エッチングにはドライエッチングまたはウエットエッチングを用いることができる。この処理によりレジストマスク３１１が形成される（図１０（Ｂ）を参照）。
【０１３７】
次に、このレジストマスク３１１を用いて導電層をエッチングし、導電層をパターン形成する（図１０（Ｃ）を参照）。パターン形成された導電層は、ソース電極またはドレイン電極として機能する。ここで、エッチングにはドライエッチングまたはウエットエッチングを用いることができるが、ウエットエッチングを用いることが好ましい。
【０１３８】
次に、不純物半導体層及び非晶質半導体層の一部をエッチングし、ソース領域とドレイン領域とを分離する。この工程によりソース領域及びドレイン領域が形成される（図１１（Ａ）を参照）。
【０１３９】
ここで、エッチングは酸素を含んだガスによるドライエッチングを行うとよい。酸素を含んだガスにより、レジストを後退させつつ不純物半導体層と非晶質半導体層をエッチングすることができ、不純物半導体層と非晶質半導体層をテーパー形状にすることができる。エッチングガスとしては、例えば、ＣＦ４に酸素を含ませたエッチングガスまたは塩素に酸素を含ませたエッチングガスを用いる。不純物半導体層と非晶質半導体層をテーパー形状にすることで電界の集中を防ぎ、オフ電流を低減させることができる。
【０１４０】
その後、レジストマスク３１１を除去する（図１１（Ｂ）を参照）。
【０１４１】
本実施の形態の作製方法においても実施の形態２の作製方法と同様に、レジストマスク３１１の除去後にリーク電流の低減を目的としたドライエッチングを行うことが好ましい。
【０１４２】
なお、図示していないが、この後に上記の他の作製方法と同様に、ソース電極及びドレイン電極層、不純物半導体層、及びゲート絶縁層を覆って絶縁層を形成してもよい。更には、該絶縁層に開口部を形成し、該開口部を介してソース電極及びドレイン電極の一方を画素電極に接続してもよい。
【０１４３】
なお、図１２は、上記説明したように作製した画素トランジスタを示す。図１２に示す画素トランジスタは、ソース電極及びドレイン電極層の下に結晶性半導体層、非晶質半導体層及び不純物半導体層を有する。
【０１４４】
以上のように、多階調マスクを用いることもできる。多階調マスクを用いることで薄膜トランジスタの作製工程数を削減することができる。
【０１４５】
（実施の形態４）
次に、表示パネルまたは発光パネルの一形態について、図面を参照して説明する。
【０１４６】
本実施の形態の表示装置または発光装置では、画素部に接続される信号線駆動回路及び走査線駆動回路は別の基板（例えば、半導体基板またはＳＯＩ基板など）上に設けて接続してもよいし、画素回路と同一基板上に形成してもよい。
【０１４７】
なお、別途形成した場合の接続方法は特に限定されるものではなく、公知のＣＯＧ法、ワイヤボンディング法またはＴＡＢ法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、特に限定されない。また、コントローラ、ＣＰＵ及びメモリなどを別途形成し、画素回路に接続してもよい。
【０１４８】
図１３は、表示装置のブロック図を示す。図１３に示す表示装置は、表示素子を備えた画素を複数有する画素部４００と、各画素を選択する走査線駆動回路４０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路４０３と、を有する。
【０１４９】
なお、表示装置は図１３に示す形態に限定されない。すなわち、信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ回路、レベルシフタ、ソースフォロワなど、他の回路を有していてもよい。また、シフトレジスタ及びアナログスイッチは必ずしも設ける必要はなく、例えば、シフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を有していてもよいし、アナログスイッチの代わりにラッチなどを有していてもよい。
【０１５０】
図１３に示す信号線駆動回路４０３は、シフトレジスタ４０４及びアナログスイッチ４０５を有する。シフトレジスタ４０４には、クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）とが入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）とが入力されると、シフトレジスタ４０４においてタイミング信号が生成され、アナログスイッチ４０５に入力される。
【０１５１】
また、アナログスイッチ４０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が供給される。アナログスイッチ４０５は、入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
【０１５２】
図１３に示す走査線駆動回路４０２は、シフトレジスタ４０６及びバッファ回路４０７を有する。また、レベルシフタを有していてもよい。走査線駆動回路４０２において、シフトレジスタ４０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ回路４０７において緩衝増幅され、対応する走査線に供給される。一の走査線には、１ラインのすべての画素トランジスタのゲートが接続されている。そして、動作時には１ライン分の画素のトランジスタを一斉にオンにしなくてはならないので、バッファ回路４０７は大きな電流を流すことが可能な構成とする。
【０１５３】
フルカラーの表示装置において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給する場合、シフトレジスタ４０４とアナログスイッチ４０５とを接続するための端子数は、アナログスイッチ４０５と画素部４００の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ４０５を画素部４００と同一基板上に形成することで、アナログスイッチ４０５を画素部４００と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑えて歩留まりを高めることができる。
【０１５４】
なお、図１３の走査線駆動回路４０２は、シフトレジスタ４０６及びバッファ回路４０７を有するが、これに限定されず、シフトレジスタ４０６のみで走査線駆動回路４０２を構成してもよい。
【０１５５】
なお、図１３に示す構成は、表示装置の一形態を示したものであり、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
【０１５６】
次に、表示装置の一形態に相当する液晶表示パネル及び発光パネルの外観について、図１４及び図１５を参照して説明する。図１４は、第１の基板４１１上に形成された結晶性半導体層を有するトランジスタ４２０及び液晶素子４２３を、第２の基板４１６との間にシール材４１５によって封止した、パネルの上面図を示す。図１４（Ｂ）は、図１４（Ａ）のＫ−Ｌにおける断面図に相当する。図１５は発光装置の場合を示す。なお、図１５は、図１４と異なる部分についてのみ符号を付している。
【０１５７】
第１の基板４１１上に設けられた画素部４１２と、走査線駆動回路４１４と、を囲んで、シール材４１５が設けられている。また、画素部４１２及び走査線駆動回路４１４の上に第２の基板４１６が設けられている。よって画素部４１２及び走査線駆動回路４１４は、第１の基板４１１とシール材４１５と第２の基板４１６とによって、液晶層４１８または充填材４３１と共に封止されている。また、第１の基板４１１上のシール材４１５によって囲まれている領域とは異なる領域に信号線駆動回路４１３が実装されている。なお、信号線駆動回路４１３は、別途用意された基板上に結晶性半導体層を有するトランジスタにより設けられたものである。なお、本実施の形態では、結晶性半導体層を有するトランジスタを用いた信号線駆動回路４１３を、第１の基板４１１に貼り合わせる場合について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせることが好ましい。図１４では、信号線駆動回路４１３に含まれる、結晶性半導体層で形成されたトランジスタ４１９を例示する。
【０１５８】
第１の基板４１１上に設けられた画素部４１２は、複数のトランジスタを有しており、図１４（Ｂ）には、画素部４１２に含まれるトランジスタ４２０を例示している。また、走査線駆動回路４１４も、複数のトランジスタを有しており、図１４（Ｂ）では、走査線駆動回路４１４に含まれるトランジスタ４１９を例示している。なお、本実施の形態の発光装置においては、トランジスタ４２０は駆動用トランジスタであってもよいし、電流制御用トランジスタであってもよいし、消去用トランジスタであってもよい。トランジスタ４２０は実施の形態２などで説明した結晶性半導体層を用いたトランジスタに相当する。
【０１５９】
また、液晶素子４２３が有する画素電極４２２は、トランジスタ４２０と配線４２８を介して電気的に接続されている。そして、液晶素子４２３の対向電極４２７は第２の基板４１６上に設けられている。画素電極４２２と対向電極４２７と液晶層４１８が重なっている部分が、液晶素子４２３に相当する。
【０１６０】
また、発光素子４３０が有する画素電極は、トランジスタ４２０のソース電極またはドレイン電極と、配線を介して電気的に接続されている。そして本実施の形態では、発光素子４３０の共通電極と透光性を有する導電性材料層が電気的に接続されている。なお、発光素子４３０の構成は、本実施の形態に示した構成に限定されない。発光素子４３０の構成は、発光素子４３０から取り出す光の方向や、トランジスタ４２０の極性などに応じて決定することができる。
【０１６１】
なお、第１の基板４１１及び第２の基板４１６の材料としては、ガラス、金属（代表的にはステンレス）、セラミックスまたはプラスチックなどを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムなどを用いることができる。また、アルミニウム箔をＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いてもよい。
【０１６２】
また、スペーサ４２１はビーズスペーサであり、画素電極４２２と対向電極４２７との間の距離（セルギャップ）を制御するために設けられている。なお、絶縁層を選択的にエッチングすることで得られるスペーサ（ポストスペーサ）を用いていてもよい。
【０１６３】
また、別途形成された信号線駆動回路４１３と、走査線駆動回路４１４及び画素部４１２に与えられる各種の信号（電位）は、ＦＰＣ４１７（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）から引き回し配線４２４及び引き回し配線４２５を介して供給される。
【０１６４】
本実施の形態では、接続端子４２６が、液晶素子４２３が有する画素電極４２２と同じ導電層から形成されている。また、引き回し配線４２４及び引き回し配線４２５は、配線４２８と同じ導電層で形成されている。
【０１６５】
接続端子４２６とＦＰＣ４１７が有する端子は、異方性導電層４２９を介して電気的に接続されている。
【０１６６】
なお、図示していないが、本実施の形態に示した液晶表示装置は、配向膜及び偏光板を有し、更にカラーフィルタや遮光層などを有していてもよい。
【０１６７】
本実施の形態では、接続端子４２６が、発光素子４３０が有する画素電極と同じ導電層により設けられている。また、引き回し配線４２５は、配線４２８と同じ導電層により設けられている。しかし、これに限定されない。
【０１６８】
なお、発光素子４３０からの光の取り出し方向に位置する基板である第２の基板は透光性の基板を用いる。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムなどの透光性を有する材料からなる基板を用いる。発光素子４３０からの光の取り出し方向が第１の基板の方向である場合には、第１の基板として透光性基板を用いる。
【０１６９】
また、充填材４３１としては、窒素やアルゴンなどの不活性な気体、紫外線硬化樹脂または熱硬化樹脂などを用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラール）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。ここでは、例えば、窒素を用いるとよい。
【０１７０】
また、発光素子の射出面に偏光板、円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）またはカラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止層を設けてもよい。
【０１７１】
（実施の形態５）
実施の形態１乃至実施の形態３にて開示した発明は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用のモニタ、電子ペーパー、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
【０１７２】
実施の形態１乃至実施の形態３にて開示した発明は、例えば電子ペーパーに適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカードなどの各種カードにおける表示などに適用することができる。電子機器の一例を図１６（Ａ）に示す。
【０１７３】
図１６（Ａ）は、電子書籍の一例を示している。図１６（Ａ）に示す電子書籍は、筐体５００及び筐体５０１で構成されている。筐体５００及び筐体５０１は、蝶番５０４により一体になっており、開閉動作を行うことができる。このような構成により、紙の書籍と同様に扱うことができる。
【０１７４】
筐体５００には表示部５０２が組み込まれ、筐体５０１には表示部５０３が組み込まれている。表示部５０２及び表示部５０３は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１６（Ａ）では表示部５０２）に文章を表示し、左側の表示部（図１６（Ａ）では表示部５０３）に画像を表示することができる。表示部５０２及び表示部５０３は、実施の形態４に示した表示装置を適用することができる。
【０１７５】
また、図１６（Ａ）では、筐体５００に操作部などを備えた例を示している。例えば、筐体５００は、電源入力端子５０５、操作キー５０６、スピーカ５０７などを備えている。操作キー５０６は、例えば頁を送る機能を備えることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、及びＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、図１６（Ａ）に示す電子書籍には、電子辞書としての機能を持たせてもよい。
【０１７６】
また、図１６（Ａ）に示す電子書籍は、無線で情報を送受信できる構成を備えていてもよい。無線通信により、電子書籍サーバから所望の書籍データなどを購入し、ダウンロードする構成とすることもできる。
【０１７７】
図１６（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、図１６（Ｂ）に示すデジタルフォトフレームは、筐体５１１に表示部５１２が組み込まれている。表示部５１２は、各種画像を表示することが可能であり、例えば、デジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。表示部５１２は、実施の形態４に示した表示装置を適用することができる。
【０１７８】
なお、図１６（Ｂ）に示すデジタルフォトフレームは、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とするとよい。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部５１２に表示させることができる。
【０１７９】
また、図１６（Ｂ）に示すデジタルフォトフレームは、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【０１８０】
図１６（Ｃ）は、テレビジョン装置の一例を示している。図１６（Ｃ）に示すテレビジョン装置は、筐体５２１に表示部５２２が組み込まれている。表示部５２２により、映像を表示することができる。また、ここでは、スタンド５２３により筐体５２１を支持した構成を示している。表示部５２２は、実施の形態４に示した表示装置を適用することができる。
【０１８１】
図１６（Ｃ）に示すテレビジョン装置の操作は、筐体５２１が備える操作スイッチや、別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部５２２に表示される映像を操作することができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０１８２】
なお、図１６（Ｃ）に示すテレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、片方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０１８３】
図１６（Ｄ）は、携帯電話機の一例を示している。図１６（Ｄ）に示す携帯電話機は、筐体５３１に組み込まれた表示部５３２の他、操作ボタン５３３、操作ボタン５３７、外部接続ポート５３４、スピーカ５３５、及びマイク５３６などを備えている。表示部５３２は、実施の形態４に示した表示装置を適用することができる。
【０１８４】
図１６（Ｄ）に示す携帯電話機は、表示部５３２がタッチパネルであってもよく、指などの接触により、表示部５３２の表示内容を操作することができる構成を有していてもよい。この場合、電話の発信、或いはメールの作成などは、表示部５３２を指などで接触することにより行うことができる。
【０１８５】
表示部５３２の画面は主として３つのモードがある。第１のモードは、画像の表示を主とする表示モードであり、第２のモードは、文字などの情報の入力を主とする入力モードである。第３のモードは表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０１８６】
例えば、電話の発信、或いはメールを作成する場合には、表示部５３２を、文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合には、表示部５３２の画面の大部分を使用してキーボードまたは番号ボタンを表示させることが好ましい。
【０１８７】
また、図１６（Ｄ）に示す携帯電話機の内部に、ジャイロ、加速度センサなどの傾きを検出するセンサを備えた検出装置を設けることで、携帯電話機の向き（縦または横）を判別して、表示部５３２の表示情報を自動的に切り替える構成とすることもできる。
【０１８８】
また、画面モードの切り替えは、表示部５３２への接触、または筐体５３１の操作ボタン５３７の操作により行われる構成とすればよい。また、表示部５３２に表示される画像の種類によって切り替える構成としてもよい。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える構成にすればよい。
【０１８９】
また、入力モードにおいて、表示部５３２の光センサで検出される信号を検知し、表示部５３２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０１９０】
表示部５３２は、イメージセンサとして機能させることもできる。例えば、表示部５３２を掌や指で触れ、掌紋及び指紋などをイメージセンサで撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【０１９１】
以上説明したように、実施の形態１乃至実施の形態３にて開示した発明は様々な電子機器に適用することができる。
【実施例１】
【０１９２】
本実施例では、実施の形態１にて説明した第１の条件と第２の条件を用いて実際に成膜した結晶性半導体膜のＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像などを参照して、第１の条件により成膜する時間を変化させた際の結晶粒径の違いについて説明する。
【０１９３】
基板１００としてはガラス基板を用いた。基板１００上には、絶縁膜１０２として１００ｎｍの酸化窒化シリコン膜を設けた。この酸化窒化シリコン膜上に結晶性半導体膜を成膜した。
【０１９４】
結晶性半導体膜の成膜は、堆積性ガスを水素ガスにより希釈したガスを用いてプラズマＣＶＤ法により行った。ここでは、平行平板型のプラズマＣＶＤ装置を用いた。また、堆積性ガスにはシランを用いた。成膜時のチャンバー内圧力は１００Ｐａとし、成膜時の基板温度は２８０度とした。プラズマの生成は６０ＭＨｚのＲＦ電源により行い、このときの電力は１５Ｗとした。なお、上部電極と下部電極の間の幅は２０ｍｍとした。
【０１９５】
まず、第１の条件を用いた場合と第２の条件を用いた場合における、処理時間に対する結晶性半導体膜の厚さを図１７に示す。なお、厚さは分光エリプソ法により測定したものである。図１７は、第１の条件（シランの流量を８ｓｃｃｍ、水素の流量を４００ｓｃｃｍとした条件、成膜初期時間の成膜速度は約１０−２ｎｍ／秒、成膜初期時間は約１分）のみを用いて成膜したときと第２の条件（シランの流量を４ｓｃｃｍ、水素の流量を４００ｓｃｃｍとした条件、成膜初期時間の成膜速度は約１０−３ｎｍ／秒、成膜初期時間は約５分）のみを用いて成膜したときの処理時間（横軸）に対する結晶性半導体膜の厚さ（縦軸）を示す。第２の条件のみを用いて成膜したときには、結晶性半導体膜がある程度の厚さを有するまでに時間を要している。対して、第１の条件のみで成膜したときには、処理を始めて間もなく結晶性半導体膜がある程度の厚さを有している。また、第２の条件により成膜したときよりも処理時間に対する結晶性半導体膜の厚さの増加が大きい。
【０１９６】
図１８は、第１の条件におけるシランの流量を８ｓｃｃｍ、水素の流量を４００ｓｃｃｍとし、第２の条件におけるシランの流量を４ｓｃｃｍ、水素の流量を４００ｓｃｃｍとして成膜を行ったもののＳＥＭ像を示す。図１８（Ａ）は、第１の条件の処理時間を１５秒間としたもののＳＥＭ像を示す。図１８（Ｂ）は、第１の条件の処理時間を２０秒間としたもののＳＥＭ像を示す。図１８（Ｃ）は、第１の条件の処理時間を２５秒間としたもののＳＥＭ像を示す。図１８（Ｄ）は、第１の条件の処理時間を３０秒間としたもののＳＥＭ像を示す。なお、図１８において、第２の条件による処理時間は、すべて１１分間に統一した。
【０１９７】
図１９は、第１の条件におけるシランの流量を１０ｓｃｃｍ、水素の流量を４００ｓｃｃｍとし、第２の条件におけるシランの流量を４ｓｃｃｍ、水素の流量を４００ｓｃｃｍとして成膜を行ったもののＳＥＭ像を示す。図１９（Ａ）は、第１の条件の処理時間を１０秒間としたもののＳＥＭ像を示す。図１９（Ｂ）は、第１の条件の処理時間を２０秒間としたもののＳＥＭ像を示す。図１９（Ｃ）は、第１の条件の処理時間を３０秒間としたもののＳＥＭ像を示す。図１９（Ｄ）は、第１の条件の処理時間を４０秒間としたもののＳＥＭ像を示す。なお、図１９において、第２の条件の処理時間は、すべて１１分間に統一した。
【０１９８】
次に、処理時間の違いによる結晶性半導体膜の結晶性の違いを明らかにするためにラマンスペクトルを参照する。図２０は、ＳＥＭ像とラマンスペクトルを示す。図２０（Ａ）は図１８における第１の条件（シランの流量を８ｓｃｃｍ）のみによる処理を６分間行って成膜したもののＳＥＭ像を示し、図２０（Ｂ）はこのときのラマンスペクトルを示す。図２０（Ｃ）は図１８における第２の条件（シランの流量を４ｓｃｃｍ）のみによる処理を１５分間行って成膜したもののＳＥＭ像を示し、図２０（Ｄ）はこのときのラマンスペクトルを示す。図２０（Ｅ）は図１８と同様に第１の条件（シランの流量を８ｓｃｃｍ）での処理を２５秒間行い、第２の条件（シランの流量を４ｓｃｃｍ）での処理を１１分間行って２段階で成膜したもののＳＥＭ像を示し、図２０（Ｆ）はこのときのラマンスペクトルを示す。
【０１９９】
図２０（Ｂ）のラマンスペクトルによると、結晶化率の度合いＩｃ／Ｉａは５．２５である。図２０（Ｄ）のラマンスペクトルによると、結晶化率の度合いＩｃ／Ｉａは３．０２である。図２０（Ｆ）のラマンスペクトルによると、結晶化率の度合いＩｃ／Ｉａは７．３３である。図２０（Ｂ）、図２０（Ｄ）、及び図２０（Ｆ）を比較すると、図２０（Ｆ）の結晶化率の度合いが最も高く、上記した２段階の成膜方法を用いることで結晶化率が向上することがわかる。なお、Ｉｃは結晶成分に起因するラマン散乱強度であり、Ｉａはアモルファス成分に起因するラマン散乱強度である。なお、図２０（Ｃ）と比較して図２０（Ｅ）は粒径の均一性が高い。
【０２００】
また、第１の条件または第２の条件のみで成膜処理を行った場合のＳＥＭ像（図２０（Ａ）及び（Ｃ））と、第１の条件により成膜処理を行った後に第２の条件により成膜処理を行った場合のＳＥＭ像（図１８及び図１９）とを比較すると、図１８及び図１９の方が白い部分（結晶部分）の大きさがある程度大きく、且つその大きさが揃っているため好ましい。上記説明したように２段階の成膜処理を行うことで、従来の１段階の処理で行うよりも均一性が高く、大粒径の結晶性半導体膜とすることができる。
【０２０１】
図２１は、図２０（Ａ）、（Ｃ）及び（Ｅ）についての暗電流σｄａｒｋの測定結果を示す。図２０（Ｃ）と同様に第２の条件のみ（シランの流量を４ｓｃｃｍのみ）で成膜したものでは暗電流が最も小さい。図２０（Ｅ）と同様に第１の条件による処理を行った後に第２の条件による処理を行ったもの（シランの流量を８ｓｃｃｍとした後にシランの流量を４ｓｃｃｍ）では、暗電流が最も大きい。図２０（Ａ）と同様に第１の条件のみ（シランの流量を８ｓｃｃｍのみ）で成膜したものでは、第２の条件のみで成膜したものよりも暗電流が大きいが、第１の条件による処理を行った後に第２の条件による処理を行ったものよりも暗電流が小さい。そのため、図２０（Ｅ）に示す膜は、導電性とキャリア移動度が高い膜であるといえる。
【０２０２】
以上説明したように、粒径及び結晶粒の間隔が均一であり、電気的特性が良好でばらつきが少ない結晶性半導体膜を形成することができる。
【符号の説明】
【０２０３】
１００ 基板
１０２ 絶縁膜
１０４ 結晶核
１０４Ａ〜１０４Ｅ 結晶核
１０６ 結晶粒
１０６Ａ〜１０６Ｅ 結晶粒
１０８ 結晶性半導体膜
１２４ 結晶核
１２４Ａ 結晶核
１２４Ａ〜１２４Ｅ 結晶核
１２４Ｆ〜１２４Ｉ 結晶核
１２６ 結晶粒
１２６Ａ〜１２６Ｅ 結晶粒
１２８ 結晶性半導体膜
１３４ 結晶核
１３４Ａ〜１３４Ｃ 結晶核
１３４Ｄ 結晶核
１３６ 結晶粒
１３６Ａ〜１３６Ｃ 結晶粒
１３８ 結晶性半導体膜
２００ 基板
２０２ ゲート電極層
２０４ ゲート絶縁層
２０６ 結晶性半導体層
２０８ 非晶質半導体層
２１０ ドレイン領域
２１２ ドレイン電極層
２１４ 絶縁層
２１６ 開口部
２１８ 画素電極層
２２１ レジストマスク
２２２ レジストマスク
２５０ａ 反応室
２５０ｂ 反応室
２５０ｃ 反応室
２５０ｄ 反応室
２５２ 高周波電源
２５４ 整合器
２５８ ガス供給手段
２５８ａ ガス供給手段
２５８ｂ ガス供給手段
２５８ｆ ガス供給手段
２５８ｇ ガス供給手段
２５８ｉ ガス供給手段
２５８ｎ ガス供給手段
２６０ バタフライバルブ
２６２ コンダクタンスバルブ
２６４ ターボ分子ポンプ
２６６ ドライポンプ
２６８ クライオポンプ
２７０ ロード／アンロード室
２７２ 共通室
２７４ ゲートバルブ
２７６ 搬送機構
３００ グレートーンマスク
３０１ 基板
３０２ 遮光部
３０３ 回折格子部
３０５ ハーフトーンマスク
３０６ 基板
３０７ 半透光部
３０８ 遮光部
３１０ レジストマスク
３１１ レジストマスク
４００ 画素部
４０２ 走査線駆動回路
４０３ 信号線駆動回路
４０４ シフトレジスタ
４０５ アナログスイッチ
４０６ シフトレジスタ
４０７ バッファ回路
４１１ 基板
４１２ 画素部
４１３ 信号線駆動回路
４１４ 走査線駆動回路
４１５ シール材
４１６ 基板
４１７ ＦＰＣ
４１８ 液晶層
４１９ トランジスタ
４２０ トランジスタ
４２１ スペーサ
４２２ 画素電極
４２３ 液晶素子
４２４ 配線
４２５ 配線
４２６ 接続端子
４２７ 対向電極
４２８ 配線
４２９ 異方性導電層
４３０ 発光素子
４３１ 充填材
５００ 筐体
５０１ 筐体
５０２ 表示部
５０３ 表示部
５０４ 蝶番
５０５ 電源入力端子
５０６ 操作キー
５０７ スピーカ
５１１ 筐体
５１２ 表示部
５２１ 筐体
５２２ 表示部
５２３ スタンド
５３１ 筐体
５３２ 表示部
５３３ 操作ボタン
５３４ 外部接続ポート
５３５ スピーカ
５３６ マイク
５３７ 操作ボタン
【特許請求の範囲】
【請求項１】
プラズマＣＶＤ法による結晶性半導体膜の作製方法であって、
希釈ガスに対する堆積性ガスの流量比を大きくすることで核生成しやすくさせ、絶縁表面に結晶核を密に形成する第１の工程と、
前記希釈ガスに対する前記堆積性ガスの流量比を前記第１の工程よりも小さくすることで核生成しにくくさせ、前記結晶核を種として結晶を成長させる第２の工程と、を有することを特徴とする結晶性半導体膜の作製方法。
【請求項２】
請求項１において、
前記第１の工程は、前記堆積性ガスに対する前記希釈ガスの流量比が４０倍以上５０倍以下であり、
前記第２の工程は、前記堆積性ガスに対する前記希釈ガスの流量比が８０倍以上２００倍以下であることを特徴とする結晶性半導体膜の作製方法。
【請求項３】
絶縁膜に接して、堆積性ガスと希釈ガスを用いてプラズマＣＶＤ法により半導体の結晶核を形成する、成膜速度が５ｎｍ／分以上の条件により行う第１の工程と、
前記第１の工程よりも、成膜初期時間が長い条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を有することを特徴とする結晶性半導体膜の作製方法。
【請求項４】
絶縁膜に接して、堆積性ガスと希釈ガスを用いてプラズマＣＶＤ法により半導体の結晶核を形成する、成膜速度が５ｎｍ／分以上の条件により行う第１の工程と、
前記第１の工程よりも、前記堆積性ガスに対する前記希釈ガスの流量比が大きい条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を有することを特徴とする結晶性半導体膜の作製方法。
【請求項５】
請求項３または請求項４において、
前記第１の工程における成膜初期時間は１分以上であることを特徴とする結晶性半導体膜の作製方法。
【請求項６】
請求項３乃至請求項５のいずれか一において、
前記第２の工程における成膜初期時間は５分以上であることを特徴とする結晶性半導体膜の作製方法。
【請求項７】
ゲート電極を形成し、
前記ゲート電極を覆ってゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して、希釈ガスに対する堆積性ガスの流量比を大きくすることで核生成しやすくさせ、絶縁表面に結晶核を密に形成する第１の工程と、
前記第１の工程よりも、成膜初期時間が長い条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を行って結晶性半導体膜を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項８】
請求項７において、
前記第１の工程は、前記堆積性ガスに対する前記希釈ガスの流量比が４０倍以上５０倍以下であり、
前記第２の工程は、前記堆積性ガスに対する前記希釈ガスの流量比が８０倍以上２００倍以下であることを特徴とする薄膜トランジスタの作製方法。
【請求項９】
ゲート電極を形成し、
前記ゲート電極を覆ってゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して、堆積性ガスと希釈ガスを用いてプラズマＣＶＤ法により半導体の結晶核を形成する、成膜速度が５ｎｍ／分以上の条件により行う第１の工程と、
前記第１の工程よりも、成膜初期時間が長い条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を行って結晶性半導体膜を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項１０】
ゲート電極を形成し、
前記ゲート電極を覆ってゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して、堆積性ガスと希釈ガスを用いてプラズマＣＶＤ法により半導体の結晶核を形成する、成膜速度５ｎｍ／分以上の条件により行う第１の工程と、
前記第１の工程よりも、前記堆積性ガスに対する前記希釈ガスの流量比が大きい条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を行って結晶性半導体膜を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項１１】
請求項９または請求項１０において、
前記第１の工程における成膜初期時間は１分以上であることを特徴とする薄膜トランジスタの作製方法。
【請求項１２】
請求項９乃至請求項１１のいずれか一において、
前記第２の工程における成膜初期時間は５分以上であることを特徴とする薄膜トランジスタの作製方法。
【請求項１】
プラズマＣＶＤ法による結晶性半導体膜の作製方法であって、
希釈ガスに対する堆積性ガスの流量比を大きくすることで核生成しやすくさせ、絶縁表面に結晶核を密に形成する第１の工程と、
前記希釈ガスに対する前記堆積性ガスの流量比を前記第１の工程よりも小さくすることで核生成しにくくさせ、前記結晶核を種として結晶を成長させる第２の工程と、を有することを特徴とする結晶性半導体膜の作製方法。
【請求項２】
請求項１において、
前記第１の工程は、前記堆積性ガスに対する前記希釈ガスの流量比が４０倍以上５０倍以下であり、
前記第２の工程は、前記堆積性ガスに対する前記希釈ガスの流量比が８０倍以上２００倍以下であることを特徴とする結晶性半導体膜の作製方法。
【請求項３】
絶縁膜に接して、堆積性ガスと希釈ガスを用いてプラズマＣＶＤ法により半導体の結晶核を形成する、成膜速度が５ｎｍ／分以上の条件により行う第１の工程と、
前記第１の工程よりも、成膜初期時間が長い条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を有することを特徴とする結晶性半導体膜の作製方法。
【請求項４】
絶縁膜に接して、堆積性ガスと希釈ガスを用いてプラズマＣＶＤ法により半導体の結晶核を形成する、成膜速度が５ｎｍ／分以上の条件により行う第１の工程と、
前記第１の工程よりも、前記堆積性ガスに対する前記希釈ガスの流量比が大きい条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を有することを特徴とする結晶性半導体膜の作製方法。
【請求項５】
請求項３または請求項４において、
前記第１の工程における成膜初期時間は１分以上であることを特徴とする結晶性半導体膜の作製方法。
【請求項６】
請求項３乃至請求項５のいずれか一において、
前記第２の工程における成膜初期時間は５分以上であることを特徴とする結晶性半導体膜の作製方法。
【請求項７】
ゲート電極を形成し、
前記ゲート電極を覆ってゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して、希釈ガスに対する堆積性ガスの流量比を大きくすることで核生成しやすくさせ、絶縁表面に結晶核を密に形成する第１の工程と、
前記第１の工程よりも、成膜初期時間が長い条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を行って結晶性半導体膜を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項８】
請求項７において、
前記第１の工程は、前記堆積性ガスに対する前記希釈ガスの流量比が４０倍以上５０倍以下であり、
前記第２の工程は、前記堆積性ガスに対する前記希釈ガスの流量比が８０倍以上２００倍以下であることを特徴とする薄膜トランジスタの作製方法。
【請求項９】
ゲート電極を形成し、
前記ゲート電極を覆ってゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して、堆積性ガスと希釈ガスを用いてプラズマＣＶＤ法により半導体の結晶核を形成する、成膜速度が５ｎｍ／分以上の条件により行う第１の工程と、
前記第１の工程よりも、成膜初期時間が長い条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を行って結晶性半導体膜を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項１０】
ゲート電極を形成し、
前記ゲート電極を覆ってゲート絶縁膜を形成し、
前記ゲート絶縁膜に接して、堆積性ガスと希釈ガスを用いてプラズマＣＶＤ法により半導体の結晶核を形成する、成膜速度５ｎｍ／分以上の条件により行う第１の工程と、
前記第１の工程よりも、前記堆積性ガスに対する前記希釈ガスの流量比が大きい条件でプラズマＣＶＤ法により結晶性半導体膜を成長させる第２の工程と、を行って結晶性半導体膜を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項１１】
請求項９または請求項１０において、
前記第１の工程における成膜初期時間は１分以上であることを特徴とする薄膜トランジスタの作製方法。
【請求項１２】
請求項９乃至請求項１１のいずれか一において、
前記第２の工程における成膜初期時間は５分以上であることを特徴とする薄膜トランジスタの作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２１】
【図２２】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２１】
【図２２】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１０−１８６９８８（Ｐ２０１０−１８６９８８Ａ）
【公開日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願番号】特願２００９−２９７９２６（Ｐ２００９−２９７９２６）
【出願日】平成２１年１２月２８日（２００９．１２．２８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願日】平成２１年１２月２８日（２００９．１２．２８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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