表示装置の作製方法
【課題】電気特性に優れ、信頼性の高い薄膜トランジスタを有する表示装置を生産性よく作製する方法を提案することを課題とする。
【解決手段】ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に微結晶半導体膜を成膜し、微結晶半導体膜の表面からレーザビームを照射して微結晶半導体膜の結晶性を改善する。次に、結晶性が改善された微結晶半導体膜を用いて薄膜トランジスタを形成する。また当該薄膜トランジスタを有する表示装置を作製する。
【解決手段】ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に微結晶半導体膜を成膜し、微結晶半導体膜の表面からレーザビームを照射して微結晶半導体膜の結晶性を改善する。次に、結晶性が改善された微結晶半導体膜を用いて薄膜トランジスタを形成する。また当該薄膜トランジスタを有する表示装置を作製する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、少なくとも画素部に薄膜トランジスタを用いた表示装置の作製方法に関する。
【背景技術】
【0002】
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)をチャネル形成領域に用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【0003】
画像表示装置のスイッチング素子として、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタ、または多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタ等が用いられている。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工して、非晶質シリコン膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている。
【0004】
また、画像表示装置のスイッチング素子として、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタが用いられている(特許文献1及び2)。
【0005】
また、従来の薄膜トランジスタの作製方法として、ゲート絶縁膜上にアモルファスシリコン膜を成膜した後、その上面に金属膜を形成し、当該金属膜にダイオードレーザを照射して、アモルファスシリコン膜をマイクロクリスタルシリコン膜に改質するものが知られている。この方法によれば、アモルファスシリコン膜上に形成した金属膜は、ダイオードレーザの光エネルギーを熱エネルギーに変換するためのものであり、薄膜トランジスタの完成のためにはその後除去されるべきものであった。すなわち、金属膜からの伝導加熱によってのみアモルファスシリコン膜が加熱され、マイクロクリスタルシリコン膜を形成する方法である。
【特許文献1】特開平4−242724号公報
【特許文献2】特開2005−49832号公報
【非特許文献1】トシアキ・アライ(Toshiaki Arai)他、エス・アイ・ディー 07 ダイジェスト(SID 07 DIGEST)、2007、p.1370−1373
【発明の開示】
【発明が解決しようとする課題】
【0006】
多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタに比べて移動度が2桁以上高く、半導体表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかしながら、非晶質半導体膜をチャネル形成領域に用いた場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まるという問題がある。
【0007】
また、微結晶半導体膜をチャネル形成領域に用いた逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜及び微結晶半導体膜の界面領域における結晶性が低く、薄膜トランジスタの電気的特性が悪いという問題がある。
【0008】
上述した問題に鑑み、本発明は、電気特性が優れ、信頼性の高い薄膜トランジスタを有する表示装置を生産性よく作製する方法を提案することを課題とする。
【課題を解決するための手段】
【0009】
ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に微結晶半導体膜を成膜し、微結晶半導体膜の表面からレーザビームを照射して微結晶半導体膜の結晶性を改善する。次に、結晶性が改善された微結晶半導体膜をチャネル形成領域に用いて薄膜トランジスタを形成することを特徴とする。
【0010】
また、結晶性が改善された微結晶半導体膜上にバッファ層を形成し、バッファ層上にソース領域及びドレイン領域、並びにソース配線及びドレイン配線を形成することで、薄膜トランジスタを形成する。
【0011】
微結晶半導体膜にレーザビームを照射することで、ゲート絶縁膜と微結晶半導体膜の界面における結晶性が改善され、チャネル形成領域が微結晶半導体膜で形成されるボトムゲート構造のトランジスタを形成することが可能であり、薄膜トランジスタの電気的特性を向上させることができる。
【0012】
結晶性が改善された微結晶半導体膜と、ソース領域及びドレイン領域との間に、バッファ層が形成されている。微結晶半導体膜はチャネル形成領域として機能する。また、バッファ層は、微結晶半導体膜の酸化を防止すると共に、高抵抗領域として機能する。微結晶半導体膜とソース領域及びドレイン領域との間に、バッファ層が形成されているため、移動度が高く、且つリーク電流が少なく、耐圧が高い。
【0013】
バッファ層としては、非晶質半導体膜があり、更には、窒素、水素、またはハロゲンのいずれか一つ以上を含む非晶質半導体膜であることが好ましい。非晶質半導体膜に、窒素、水素、またはハロゲンのいずれか一つを含むことで、微結晶半導体膜に含まれる結晶粒が酸化されることを低減することが可能である。
【0014】
バッファ層は、プラズマCVD法、スパッタリング法等で形成することができる。また、非晶質半導体膜を形成した後、非晶質半導体膜の表面を窒素プラズマ、水素プラズマ、またはハロゲンプラズマで処理して非晶質半導体膜の表面を窒素化、水素化またはハロゲン化することができる。
【0015】
バッファ層を微結晶半導体膜の表面に設けることで、微結晶半導体膜に含まれる結晶粒の酸化を低減することが可能であるため、薄膜トランジスタの電気特性の劣化を低減することができる。
【0016】
また、微結晶半導体膜をチャネル形成領域に用い、薄膜トランジスタ(TFT)を作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示装置を作製する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、その移動度が1〜20cm2/V・secと、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタの2〜20倍の移動度を有しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【0017】
また、表示装置としては、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electro Luminescence)、有機EL等が含まれる。
【0018】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。さらに本発明は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【0019】
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible printed circuit)もしくはTAB(Tape Automated Bonding)テープもしくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。
【発明の効果】
【0020】
本発明により、電気特性が優れ、信頼性の高い薄膜トランジスタを有する表示装置を生産性よく作製することができる。
【発明を実施するための最良の形態】
【0021】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【0022】
(実施の形態1)
本実施の形態では、表示装置に用いられる薄膜トランジスタの作製工程について、図1乃至図19を用いて説明する。図1乃至図3、図5乃至図7、図9乃至図11、図13乃至図15、図17乃至図19は、薄膜トランジスタの作製工程を示す断面図であり、図4、図8、図12、及び図16は、一画素における薄膜トランジスタ及び画素電極の接続領域の上面図である。
【0023】
微結晶半導体膜を有する薄膜トランジスタは、p型よりもn型の方が、移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、nチャネル型の薄膜トランジスタを用いて説明する。
【0024】
図1(A)に示すように、基板50上にゲート電極51を形成する。基板50は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板50がマザーガラスの場合、基板の大きさは、第1世代(320mm×400mm)、第2世代(400mm×500mm)、第3世代(550mm×650mm)、第4世代(680mm×880mm、または730mm×920mm)、第5世代(1000mm×1200mmまたは1100mm×1250mm)、第6世代1500mm×1800mm)、第7世代(1900mm×2200mm)、第8世代(2160mm×2460mm)、第9世代(2400mm×2800mm、2450mm×3050mm)、第10世代(2950mm×3400mm)等を用いることができる。
【0025】
ゲート電極51は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅などの金属材料またはその合金材料(アルミニウム・ネオジム合金、アルミニウム・セレン合金等)を用いて形成する。ゲート電極51は、スパッタリング法や真空蒸着法で基板50上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。なお、密着性向上のために、上記金属材料またはその窒化物膜で形成されるバリア層と上記金属材料の積層構造としてもよい。代表的には、モリブデン及びアルミニウムの積層、チタン及びアルミニウムの積層、窒化チタン及びアルミニウムの積層、窒化タンタル及びアルミニウムの積層、モリブデン及び銅の積層、窒化チタン及び銅の積層、窒化タンタル及び銅の積層等がある。また、ゲート電極51上に形成されるゲート絶縁膜への上記金属材料が拡散するのを防止するため、上記金属材料と、上記金属材料またはその窒化物膜で形成されるバリア層との積層構造としてもよい。さらには、上記バリア層、上記金属材料、上記バリア層の3層構造としてもよい。ここでは、基板50上に導電膜としてモリブデン膜をスパッタリング法により成膜し、第1のフォトマスクを用いて形成したレジストマスクを用いて基板50上に形成された導電膜をエッチングしてゲート電極を形成する。
【0026】
ゲート電極51は厚さ50nm以上300nm以下で形成する。ゲート電極51の厚さを50nm以上100nm以下とすることで、後に形成される半導体膜や配線の段切れ防止が可能である。また、ゲート電極51の厚さを150nm以上300nm以下とすることで、ゲート電極51の抵抗を低減することが可能であり、基板の大面積化が可能である。
【0027】
なお、ゲート電極51上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線も同時に形成することができる。
【0028】
次に、ゲート電極51上に、ゲート絶縁膜52a、52b、微結晶半導体膜53aを形成する。
【0029】
ゲート絶縁膜52a、52bはそれぞれ、CVD法やスパッタリング法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜で形成することができる。ここでは、ゲート絶縁膜52aとして窒化シリコン膜または窒化酸化シリコン膜を形成し、ゲート絶縁膜52bとして酸化シリコン膜または酸化窒化シリコン膜を形成して、積層する形態を示す。なお、ゲート絶縁膜を2層とせず、基板側から窒化シリコン膜または窒化酸化シリコン膜と、酸化シリコン膜または酸化窒化シリコン膜と、窒化シリコン膜または窒化酸化シリコン膜との順に3層積層して形成することができる。また、ゲート絶縁膜を、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜の単層で形成することができる。
【0030】
ゲート絶縁膜52aを窒化シリコン膜、または窒化酸化シリコン膜を用いて形成することで、基板50とゲート絶縁膜52aの密着力が高まり、基板50としてガラス基板を用いた場合、基板50からの不純物が微結晶半導体膜に拡散するのを防止することが可能であり、さらにゲート電極51の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、ゲート絶縁膜52a、52bはそれぞれ厚さ50nm以上であると、ゲート電極51の凹凸による被覆率の低減を緩和することが可能であるため好ましい。
【0031】
また、ゲート絶縁膜52bが、酸化シリコン膜、または酸化窒化シリコン膜の場合、ゲート絶縁膜52bの表面に厚さ1nm以上5nm以下の窒化シリコン膜を形成することで、微結晶半導体膜にレーザビームが照射されるときに、微結晶半導体膜及びゲート絶縁膜52bの界面において、微結晶半導体膜の表面が酸化されるのを防止することができる。当該窒化シリコン膜の形成方法としては、プラズマCVD法、スパッタリング法等がある。または、ゲート絶縁膜52bの表面を窒素プラズマ処理してもよい。このときの窒素プラズマとして、マイクロ波プラズマにより生成された窒素ラジカルを用いてゲート絶縁膜52bの表面を窒化することで、ゲート絶縁膜52bの表面に窒素シリコン膜を形成することができる。
【0032】
ここでは、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)及び水素前方散乱法(HFS:Hydrogen Forward Scattering)を用いて測定した場合に、組成範囲として酸素が50〜70原子%、窒素が0.5〜15原子%、シリコンが25〜35原子%、水素が0.1〜10原子%の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、RBS及びHFSを用いて測定した場合に、組成範囲として酸素が5〜30原子%、窒素が20〜55原子%、シリコンが25〜35原子%、水素が10〜30原子%の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を100原子%としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【0033】
微結晶半導体膜53aは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が0.5〜20nmの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結晶半導体と非晶質半導体とが混在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す520.5cm−1よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す520.5cm−1とアモルファスシリコンを示す480cm−1の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手(ダングリングボンド)を終端するため水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許4,409,134号で開示されている。
【0034】
この微結晶半導体膜は、周波数が数十MHz〜数百MHzの高周波プラズマCVD装置、または周波数が1GHz以上のマイクロ波プラズマCVD装置により形成することができる。代表的には、SiH4、Si2H6などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を6倍以上1000倍以下、好ましくは50倍以上200倍以下、更に好ましくは100以上150倍以下とする。なお、水素化珪素の代わりに、SiH2Cl2、SiHCl3、SiCl4、SiF4等を用いることができる。
【0035】
また、微結晶半導体膜は、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いn型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体膜に対しては、p型を付与する不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。p型を付与する不純物元素としては、代表的には硼素であり、B2H6、BF3などの不純物気体を1ppm〜1000ppm、好ましくは1〜100ppmの割合で水素化珪素に混入させると良い。そしてボロンの濃度を、例えば1×1014〜6×1016atoms/cm3とすると良い。
【0036】
また、微結晶半導体膜の酸素濃度を、5×1019atoms/cm3以下、好ましくは1×1019atoms/cm3以下、窒素及び炭素の濃度それぞれを3×1018atoms/cm3以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜がn型化になることを防止することができる。
【0037】
微結晶半導体膜53aは、1nm以上厚く200nm以下、好ましくは1nm以上100nm以下、好ましくは1nm以上50nm以下、好ましくは1nm以上30nm以下、好ましくは1nm以上20nm以下、好ましくは1nm以上15nm未満で形成する。微結晶半導体膜53aは後に形成される薄膜トランジスタのチャネル形成領域として機能する。微結晶半導体膜53aの厚さを1nm以上50nm以下とすることで、後に形成される薄膜トランジスタは、完全空乏型となる。また、微結晶半導体膜53aは成膜速度が非晶質半導体膜の成膜速度の1/10〜1/100と遅いため、膜厚を薄くすることでスループットを向上させることができる。また、微結晶半導体膜53aの膜厚を1nm以上30nm以下、好ましくは5nm以上20nm以下とすることで、後に微結晶半導体膜に照射されるレーザビームの吸収率を高めやすい。
【0038】
また、微結晶半導体膜53aを成膜する前に、ゲート絶縁膜52bの表面を水素プラズマ処理してもよい。水素プラズマ処理することにより、ゲート絶縁膜及び微結晶半導体膜の界面における格子歪を低減することが可能であり、ゲート絶縁膜及び微結晶半導体膜の界面特性を向上させることができる。このため、後に形成される薄膜トランジスタの電気特性を向上させることができる。
【0039】
次に、微結晶半導体膜53a表面からレーザビーム57を照射する。レーザビーム57のエネルギーは微結晶半導体膜が溶融しないエネルギーで照射する。すなわち、本形態によるレーザ処理(Laser Process、以下「LP」ともいう。)は、輻射加熱により微結晶半導体膜53aを溶融させないで行う固相結晶成長によるものである。すなわち、堆積された微結晶半導体膜53aが固相から液相になる直前の臨界領域を利用するものであり、その意味において「臨界成長」ともいうことができる。
【0040】
レーザビーム57は微結晶半導体膜53aとゲート絶縁膜52bの界面にまで作用させることができる。それにより、微結晶半導体膜53aにおける結晶を種として、固相結晶成長し、結晶性が改善された微結晶半導体膜53bを形成することができる。代表的には、微結晶半導体膜53aの表面側における結晶を種として、該表面からゲート絶縁膜の界面において固相結晶成長し、結晶性が改善された微結晶半導体膜53bを形成することができる。また、微結晶半導体膜53aの膜中における結晶を種として、当該領域から微結晶半導体膜53bの表面及びゲート絶縁膜の界面へ固相結晶成長し、結晶性が改善された微結晶半導体膜53bを形成することができる。(図1(B)参照)。LP処理による固相結晶成長は、結晶粒径を拡大させるものではなく、むしろ膜の厚さ方向における結晶性を改善するものである。即ち、LP処理により、ゲート絶縁膜界面領域の結晶性が改善され、ボトムゲート構造を有する薄膜トランジスタの電気的特性を向上させる作用を奏する。
【0041】
このような臨界成長においては、従来の低温ポリシリコンで見られた表面の凹凸(リッジと呼ばれる凸状体)が形成されず、LP処理後の微結晶半導体膜53bの表面は平滑性が保たれていることも特徴である。本形態におけるように、成膜後の微結晶半導体膜53aに直接的にレーザビーム57を作用させて得られる結晶性の半導体膜は、従来における堆積されたままの微結晶半導体膜、伝導加熱により改質された微結晶半導体膜(非特許文献1におけるもの)とは、その成長メカニズム及び膜質が明らかに異なっている。本明細書では、成膜後の微結晶半導体膜53aにLP処理を行って得られる微結晶半導体膜53bをLPSAS(Laser Process Semi Amorphous Semiconductor)膜53bと呼ぶ。
【0042】
また、LPSAS膜53bは微結晶で構成されているため、非晶質半導体膜と比較して抵抗率が低い。このため、LPSAS膜53bをチャネル形成領域に用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域にLPSAS膜53bを用いることで、薄膜トランジスタの閾値の変動を抑制することが可能である。このため、電気特性のばらつきの少ない表示装置を作製することができる。
【0043】
また、LPSAS膜53bは非晶質半導体膜と比較して移動度が高い。このため、表示素子のスイッチングとして、チャネル形成領域がLPSAS膜53bで形成される薄膜トランジスタを用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することが可能である。このため、一画素あたりに示す薄膜トランジスタの面積が小さくなり、画素の開口率を高めることが可能である。この結果、解像度の高い表示装置を作製することができる。
【0044】
レーザビーム57として、エキシマレーザを用いる場合はパルス発振周波数1Hz以上10MHz未満、好ましくは100Hz〜10kHzとし、レーザエネルギーを0.2〜0.45J/cm2、好ましくは0.2〜0.35J/cm2、更に好ましくは代表的には0.2〜0.3J/cm2とする。また、YAGレーザを用いる場合にはその第3高調波を用いパルス発振周波数1Hz以上10MHz未満とし、レーザエネルギーを0.2〜0.35J/cm2(代表的には0.2〜0.3J/cm2)とすると良い。
【0045】
レーザビーム57を発振するレーザ発振器としては、パルス発振または連続発振することが可能なレーザ発振器を用いることができる。また、レーザ波長は、半導体膜に効率よくレーザビームが吸収されるように可視〜紫外領域(800nm以下)、好ましくは紫外領域(400nm以下)とする。波長が300nm〜400nmの紫外領域のレーザビームを照射することで、微結晶半導体膜に効率良く吸収される。レーザ発振器としては、KrF、ArF、XeCl、XeF等のエキシマレーザ発振器、N2、He、He−Cd、Ar、He−Ne、HF、CO2等の気体レーザ発振器、YAG、GdVO4、YVO4、YLF、YAlO3、ScO3、Lu2O3、Y2O3などの結晶にCr、Nd、Er、Ho、Ce、Co、Ti、Yb、又はTmをドープした結晶を使った固体レーザ発振器、KGWレーザ、KYWレーザ、アレキサンドライトレーザ、Ti:サファイアレーザ等固体レーザ、ヘリウムカドミウムレーザ等の金属蒸気レーザ発振器等を用いることができる。なお、固体レーザ発振器においては、基本波の第2高調波〜第5高調波を適用するのが好ましい。
【0046】
レーザビーム57として波長400nm以下、代表的には308nmのエキシマレーザビームや、YAGレーザの第3高調波(355nm)を用いる。
【0047】
LP処理は矩形長尺状に集光し、レーザビームを照射対象物の表面で線状にすることで、例えば730mm×920mmのガラス基板上の微結晶半導体膜53aを1回のレーザビームスキャンで処理することができる。この場合、線状レーザビームを重ね合わせる割合(オーバーラップ率)を0〜95%(好ましくは0〜67%)として行う。これにより、基板1枚当たりの処理時間が短縮され、生産性を向上させることができる。レーザビームの形状は線状に限定されるものでなく面状としても同様に処理することができる。また、本LP処理は前記ガラス基板のサイズに限定されず、さまざまな大きさの基板に適用することができる。
【0048】
また、レーザビーム57として、連続発振のレーザビームを用いる場合、ポリゴンミラーやガルバノミラーを発振器及び基板の間に設け、レーザビームを高速で走査することで、LP処理のスループットを向上させることが可能であり、例えば730mm×920mmのガラス基板や更にそれより大きいガラス基板上に形成される微結晶半導体膜をLP処理することが可能である。
【0049】
なお、アルゴン雰囲気、水素雰囲気、アルゴン及び水素雰囲気、窒素雰囲気等でレーザビーム57を微結晶半導体膜53aに照射してもよい。このように、不活性な雰囲気でレーザビームを微結晶半導体膜53aに照射することで、LPSAS膜53bの表面に酸化膜が形成されにくい。
【0050】
また、微結晶半導体膜53aにレーザビーム57を照射する前に、微結晶半導体膜53aの表面を洗浄することで、微結晶半導体膜53a表面に付着する不純物がレーザビーム57の照射により、微結晶半導体膜中に混入するのを防ぐことができる。
【0051】
また、微結晶半導体膜53aにレーザビーム57を照射すると共に、微結晶半導体膜53aを加熱してもよい。代表的には、基板50を300℃〜400℃で加熱しながら、レーザビーム57を照射することで、微結晶半導体膜53aの結晶性を高めることが可能である。または、微結晶半導体膜53aにレーザビームを照射すると共に、強光を照射して、瞬間的に微結晶半導体膜53aの温度を上昇させてもよい。強光の代表例としては、赤外光、特に1μm〜2μmにピークを有する赤外光(好ましくはハロゲン光(1.3μm))を用いることができる。
【0052】
なお、LPSAS膜53bの表面に酸化膜が形成された場合、当該酸化膜をウエットエッチングで除去することが好ましい。この結果、LPSAS膜53bとバッファ層54界面に形成される絶縁膜によるキャリアの移動の阻害を低減することが可能である。
【0053】
更には、LPSAS膜53bをエッチングしてLPSAS膜の厚さを薄くしてもよい。LPSAS膜の厚さを1nm以上50nm以下とすることで、完全空乏型の薄膜トランジスタを作製することができる。
【0054】
次に、図1(C)に示すように、LPSAS膜53b上にバッファ層54及び一導電型を付与する不純物元素が添加された半導体膜55を形成する。次に、一導電型を付与する不純物元素が添加された半導体膜55上にレジストマスク56を形成する。
【0055】
バッファ層54は、SiH4、Si2H6などの水素化珪素を用いて、プラズマCVD法により形成することができる。また、上記水素化珪素を、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成することができる。水素化珪素の流量の1倍以上10倍以下、更に好ましくは1倍以上5倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と窒素またはアンモニアとを用いることで、窒素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と、フッ素、塩素を含む気体(F2、Cl2、HF、HCl等)を用いることで、フッ素または塩素を含む非晶質半導体膜を形成することができる。なお、水素化珪素の代わりに、SiH2Cl2、SiHCl3、SiCl4、SiF4等を用いることができる。
【0056】
また、バッファ層54は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパッタリングして非晶質半導体膜を形成することができる。このとき、アンモニア、窒素、またはN2Oを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成することができる。また、雰囲気中にフッ素、または塩素を含む気体(F2、Cl2、HF、HCl等)を含ませることにより、フッ素、または塩素を含む非晶質半導体膜を形成することができる。
【0057】
また、バッファ層54として、LPSAS膜53bの表面にプラズマCVD法またはスパッタリング法により非晶質半導体膜を形成した後、非晶質半導体膜の表面を水素プラズマ、窒素プラズマ、またはハロゲンプラズマで処理して、非晶質半導体膜の表面を水素化、窒素化、またはハロゲン化してもよい。または、非晶質半導体膜の表面を、ヘリウムプラズマ、ネオンプラズマ、アルゴンプラズマ、クリプトンプラズマ等で処理してもよい。
【0058】
バッファ層54は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このため、周波数が数十MHz〜数百MHzの高周波プラズマCVD法、またはマイクロ波プラズマCVD法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条件を制御することが好ましい。
【0059】
バッファ層54は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる場合があるが、そのときに、バッファ層54の一部が残存する厚さで形成することが好ましい。代表的には、30nm以上500nm以下、好ましくは50nm以上300nm以下の厚さで形成することが好ましい。薄膜トランジスタの印加電圧の高い(例えば15V程度)表示装置、代表的には液晶表示装置において、バッファ層54の膜厚を上記範囲に示すように厚く形成すると、ドレイン耐圧が高くなり、バッファ層における電界集中が低減し、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタの劣化を低減することができる。
【0060】
なお、バッファ層54には、リンやボロン等の一導電型を付与する不純物元素が添加されていないことが好ましい。特に、閾値を制御するためにLPSAS膜53bに含まれるボロン、または一導電型を付与する不純物元素が添加された半導体膜に含まれるリンがバッファ層54に混入されないことが好ましい。この結果、PN接合によるリーク電流の発生領域をなくすことで、リーク電流の低減を図ることができる。また、一導電型を付与する不純物元素が添加された半導体膜とLPSAS膜53bとの間に、リンやボロン等の一導電型を付与する不純物元素が添加されない非晶質半導体膜を形成することで、LPSAS膜53bとソース領域及びドレイン領域それぞれに含まれる不純物が拡散するのを妨げることが可能である。
【0061】
LPSAS膜53bの表面に、非晶質半導体膜、更には水素、窒素、またはハロゲンを含む非晶質半導体膜を形成することで、LPSAS膜53bに含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化シリコンが形成される。しかしながら、LPSAS膜53bの表面にバッファ層54を形成することで、結晶粒の酸化を防ぐことができる。また、バッファ層を形成することで、後にソース領域及びドレイン領域を形成する際に発生するエッチング残渣がLPSAS膜53bに混入することを防ぐことができる。
【0062】
また、バッファ層54は、非晶質半導体膜を用いて形成する。または、水素、窒素、若しくはハロゲンを含む非晶質半導体膜で形成する。非晶質半導体膜のエネルギーギャップがLPSAS膜53bに比べて大きく(非晶質半導体膜のエネルギーギャップは1.6〜1.8eV、LPSAS膜53bのエネルギーギャップは1.1〜1.5eV)、また抵抗が高く、移動度が低く、LPSAS膜53bの1/5〜1/10である。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、LPSAS膜53bとの間に形成されるバッファ層は高抵抗領域として機能し、LPSAS膜53bがチャネル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。
【0063】
なお、LPSAS膜53bを形成した後、プラズマCVD法によりバッファ層54を300℃〜400℃の温度にて成膜することが好ましい。この成膜処理によりバッファ層に含まれる水素がLPSAS膜53bに供給され、LPSAS膜53bを水素化したのと同等の効果が得られる。すなわち、LPSAS膜53b上にバッファ層54を堆積することにより、LPSAS膜53bに水素を拡散させて、ダングリングボンドの終端をすることができる。
【0064】
一導電型を付与する不純物元素が添加された半導体膜55は、nチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にPH3などの不純物気体を加えれば良い。また、pチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にB2H6などの不純物気体を加えれば良い。一導電型を付与する不純物元素が添加された半導体膜55は、微結晶半導体、または非晶質半導体で形成することができる。さらには一導電型を付与する不純物元素が添加された半導体膜55を、一導電型を付与する不純物元素が添加された非晶質半導体膜と、一導電型を付与する不純物元素が添加された微結晶半導体膜との積層で形成してもよい。バッファ層54側に一導電型を付与する不純物元素が添加された非晶質半導体膜を形成し、その上に一導電型を付与する不純物元素が添加された微結晶半導体膜を形成することで、抵抗率が厚さ方向で段階的になるため、キャリアが流れやすくなり、移動度を高めることができる。一導電型を付与する不純物元素が添加された半導体膜55は2nm以上50nm以下の厚さで形成する。一導電型を付与する不純物元素が添加された半導体膜55の膜厚を、薄くすることでスループットを向上させることができる。
【0065】
ここで、ゲート絶縁膜52a、52bから一導電型を付与する不純物元素が添加された半導体膜55を大気に触れさせずに形成することが可能なマルチチャンバー方式の半導体製造装置について、図20を用いて示す。少なくとも、ゲート絶縁膜52a、52b、微結晶半導体膜53aを連続的に形成することが好ましい。さらには、ゲート絶縁膜52a、52b及び微結晶半導体膜53aの成膜、微結晶半導体膜53aのレーザ照射工程、並びにバッファ層54の成膜を大気に触れさせることなく連続的に行うことで、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【0066】
図20はマルチチャンバー方式の半導体製造装置の上断面を示す模式図であり、共通室1120の周りに、ロード室1110、アンロード室1115、反応室(1)〜反応室(3)1111〜1113と、レーザ照射室1206を備えた構成となっている。共通室1120と各室の間にはゲートバルブ1122〜1127が備えられ、各室で行われる処理が、相互に干渉しないように構成されている。また、レーザ照射室1206には光学系1214と、レーザ発振装置1213が設けられる。基板はロード室1110、アンロード室1115のカセット1128、1129に装填され、共通室1120の搬送手段1121により反応室(1)〜反応室(3)1111〜1113へ運ばれる。この装置では、堆積膜種ごとに反応室をあてがうことが可能であり、複数の異なる被膜を大気に触れさせることなく連続して形成することができる。
【0067】
レーザ発振装置1213及び光学系1214の一例として、線状のレーザビームを照射することが可能な形態を、図21を用いて示す。
【0068】
図20に示すレーザ発振装置1213が図21のレーザ発振器401に相当し、図20に示す光学系1214が図21のビームエキスパンダ402、ビームホモジナイザ403、ビームホモジナイザ405、シリンドリカルレンズ406、ダブレットシリンドリカルレンズ407、スリット408に相当する。また、図20のレーザ照射室1206のステージ1212上に、図21に示す基板50が搭載される。また、ステージ1212に基板50を加熱する加熱手段を設けることができる。
【0069】
図21(A)は、線状のレーザビームを照射することが可能な光学系の側面図であり、図21(B)は、線状のレーザビームを照射することが可能な光学系の平面図である。
【0070】
図21(A)及び図21(B)に示すように、レーザ発振器401から発振されたレーザビーム400は、ビームエキスパンダ402でレーザビームの長さ(長軸方向の長さ)及び幅(短軸方向の長さ)を拡大する。ビームエキスパンダ402はレーザ発振器401側が凹である球面レンズ402a、レーザ発振器401側に凸である球面レンズ402bで構成される。
【0071】
ビームエキスパンダ402を透過したレーザビームは、ビームホモジナイザ403でレーザビームの長軸方向のエネルギーが均一化される。ビームホモジナイザ403は、レーザ発振器401側に凸であるシリンドリカルレンズアレイ403a、レーザ発振器401側が凸であるシリンドリカルレンズアレイ403bで、及びレーザ発振器401側が凸であるシリンドリカルレンズ404で構成される。シリンドリカルレンズアレイ403a、403bによりレーザビームの長軸方向が分割され、均一化される。
【0072】
ビームホモジナイザ403を透過したレーザビームは、ビームホモジナイザ405でレーザビームの短軸方向のエネルギーが均一化される。ビームホモジナイザ405は、レーザ発振器401側が凹であるシリンドリカルレンズアレイ405a、レーザ発振器401側が凸であるシリンドリカルレンズアレイ405b、及びレーザ発振器401側が凸であるシリンドリカルレンズ406で構成される。シリンドリカルレンズアレイ405a、405bによりレーザビームの短軸方向が分割される。また、シリンドリカルレンズ406によって、エネルギーを均一化する。
【0073】
なお、レーザビームの長軸方向のエネルギーを均一化するビームホモジナイザ403と、レーザビームの短軸方向のエネルギーを均一化するビームホモジナイザ405の位置を変えることも可能である。
【0074】
ビームホモジナイザ405を透過したレーザビームは、ダブレットシリンドリカルレンズ407で集光される。この結果、基板50上に形成される微結晶半導体膜に、矩形状または線状のレーザビームを照射することができる。ダブレットシリンドリカルレンズ407は、レーザ発振器401側が凸で基板50側が凹であるシリンドリカルレンズ407aと、レーザ発振器401側が凸で基板50側が凸であるシリンドリカルレンズ407bとで構成される。
【0075】
なお、長軸側のレーザビームの端部はエネルギー分布の均一性が低いため、基板50とダブレットシリンドリカルレンズ407の間に、スリット408を設けることが好ましい。当該スリットにより、長軸側のレーザビームの端部を除いた均一性の高いレーザビームを基板50上の微結晶半導体膜上に照射することができる。なお、レーザビームがスリットの裏側に回りこむのを避けるため、スリット408はなるべく基板50に近い領域に設けることが好ましい。
【0076】
なお、レーザ発振器401から発振されたレーザビームの光路を変更させるため、レーザ発振器401及び基板50の間に光路を変更させる光学系、代表的にはミラーを設けることができる。
【0077】
反応室(1)〜反応室(3)それぞれにおいて、ゲート絶縁膜52a、52b、及び微結晶半導体膜53aを成膜した後、レーザ照射室1206に基板を移動する。次に、レーザ照射室1206において、レーザ発振装置1213から発振され、光学系1214でエネルギー分布及びビーム形が加工されたレーザビームを基板上の微結晶半導体膜53aに照射して、LPSAS膜53bを形成する。次に、基板を反応室(1)〜(3)に移動し、LPSAS膜53b上にバッファ層54、及び一導電型を付与する不純物元素が添加された半導体膜55を積層形成する。この場合は、原料ガスの切り替えにより異なる種類の膜を連続的に複数積層することができる。このとき、ゲート絶縁膜を形成した後、反応室内にシラン等の水素化珪素を導入し、残留酸素及び水素化珪素を反応させて、反応物を反応室外に排出することで、反応室内の残留酸素濃度を低減させることができる。この結果、微結晶半導体膜に含まれる酸素の濃度を低減することができる。また、微結晶半導体膜に含まれる結晶粒の酸化を防止することができる。
【0078】
または、反応室(1)または反応室(2)でゲート絶縁膜52a、52b、微結晶半導体膜53aを連続成膜し、レーザ照射室1206に基板を移動する。次に、レーザ照射室1206で微結晶半導体膜53aにレーザビームを照射し、LPSAS膜53bを形成する。次に、反応室(1)または反応室(2)に基板を移動し、LPSAS膜53b上にバッファ層54を形成する。次に、基板を反応室(3)に移動し、一導電型を付与する不純物元素が添加された半導体膜55を形成する。一導電型を付与する不純物元素が添加された半導体膜のみ単独で成膜することにより、チャンバに残存する一導電型を付与する不純物が他の膜に混入することを防ぐことができる。
【0079】
このように、複数のチャンバが接続された半導体製造装置で、同時にゲート絶縁膜52a、52b、微結晶半導体膜53a、バッファ層54、及び一導電型を付与する不純物元素が添加された半導体膜55を成膜することができるため、量産性を高めることができる。また、ある反応室がメンテナンスやクリーニングを行っていても、残りの反応室において成膜処理が可能となり、成膜された基板の生産性を向上させることができる。また、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【0080】
また、反応室(1)でゲート絶縁膜52a、52bを形成し、反応室(2)で微結晶半導体膜53aを形成し、レーザ照射室1206で微結晶半導体膜53aにレーザビームを照射してLPSAS膜53bを形成し、反応室(2)でバッファ層54を形成し、反応室(3)で一導電型を付与する不純物元素が添加された半導体膜55を形成することができる。
【0081】
また、ゲート絶縁膜52aを窒化シリコン膜または窒化酸化シリコン膜で形成し、ゲート絶縁膜52bを酸化シリコン膜または酸化窒化シリコン膜で形成する場合、反応室を4つ設け、反応室(1)で、ゲート絶縁膜52aの窒化シリコン膜または窒化酸化シリコン膜を形成し、反応室(2)で、ゲート絶縁膜52bの酸化シリコン膜または酸化窒化シリコン膜を形成し、反応室(3)で、微結晶半導体膜53aを形成し、レーザ照射室1206で微結晶半導体膜にレーザビームを照射してLPSAS膜53bを形成し、反応室(3)でバッファ層54を形成し、反応室(4)で一導電型を付与する不純物元素が添加された半導体膜55を形成してもよい。
【0082】
また、微結晶半導体膜は成膜速度が遅いため、反応室を5つ設け、複数の反応室で微結晶半導体膜を成膜してもよい。例えば、反応室(1)でゲート絶縁膜52a、52bを形成し、反応室(2)及び(3)で微結晶半導体膜53aを形成し、反応室(4)でバッファ層54を形成し、反応室(5)で一導電型を付与する不純物元素が添加された半導体膜55を形成してもよい。
【0083】
このように、複数の反応室で同時に微結晶半導体膜53aを成膜することでスループットを向上させることができる。
【0084】
このような構成の半導体製造装置を用いれば、各反応室で種類の類似する膜または一種類の膜を成膜することが可能であり、且つ大気に曝すことなく連続して形成することができるため、前に成膜した膜の残留物や大気に浮遊する不純物元素に汚染されることなく、各積層界面を形成することができる。
【0085】
なお、上記半導体製造装置を用いて微結晶半導体膜53aを形成する前に、反応室のクリーニング、及びフラッシング(洗浄)処理(水素をフラッシュ物質として用いた水素フラッシュ、シランをフラッシュ物質として用いたシランフラッシュなど)を行ってもよい。フラッシング処理により、反応室の酸素、窒素、フッ素などの不純物による成膜する膜への汚染を防ぐことができる。
【0086】
フラッシング処理により、反応室の酸素、窒素、フッ素などの不純物を除去することができる。例えば、フラッシュ物質としてモノシランを用い、ガス流量8〜10SLMを反応室に5〜20分間、好ましくは10分〜15分間導入し続けることで、シランフラッシュ処理を行う。なお、1SLMは、0.06m3/hである。
【0087】
クリーニングは、例えばフッ素ラジカルで行うことができる。なお、フッ素ラジカルは、反応室の外側に設けられたプラズマ発生器に、フッ化炭素、フッ化窒素、またはフッ素を導入し、解離し、フッ素ラジカルを反応室に導入することで、反応室内をクリーニングすることができる。
【0088】
フラッシング処理は、ゲート絶縁膜、バッファ層、一導電型を付与する不純物元素が添加された半導体膜の成膜前にも行ってもよい。なお、フラッシング処理はクリーニング後に行うと効果的である。
【0089】
反応室は基板を搬入して成膜する前に、各反応室の内壁を成膜する種類の膜で保護膜を形成し、コーティング(プリコート処理ともいう)を行ってよい。プリコート処理は反応室内に成膜ガスを流しプラズマ処理することによって、あらかじめ反応室内を厚さの薄い保護膜によって覆う処理である。例えば、微結晶半導体膜として微結晶シリコン膜を形成する前に、反応室内を0.2〜0.4μmの非晶質シリコン膜で覆うプリコート処理を行えばよい。プリコート処理後にもフラッシング処理(水素フラッシュ、シランフラッシュなど)を行ってもよい。クリーニング処理及びプリコート処理を行う場合は反応室内より基板を搬出しておく必要があるが、フラッシング処理(水素フラッシュ、シランフラッシュなど)を行う場合はプラズマ処理を行わないため基板を搬入した状態でもよい。
【0090】
微結晶半導体膜を成膜する反応室内に非晶質半導体膜の保護膜を形成しておき、成膜前に水素プラズマ処理をすると、保護膜がエッチングされて極少量の半導体が基板上に堆積して結晶成長の核となりうる。
【0091】
また、プリコート処理により、反応室に残存する酸素、窒素、フッ素などの不純物元素が、成膜する膜へ混入し汚染することを防ぐことができる。
【0092】
また、プリコート処理は、ゲート絶縁膜、一導電型を付与する不純物元素が添加された半導体膜の成膜前にも行ってもよい。
【0093】
なお、図20に示す半導体製造装置には、ロード室及びアンロード室が別々に設けられているが、一つとしロード/アンロード室とでもよい。また、半導体製造装置に予備室を設けてもよい。予備室で基板を予備加熱することで、各反応室において成膜までの加熱時間を短縮することが可能であるため、スループットを向上させることができる。
【0094】
図1(C)に示すレジストマスク56は、フォトリソグラフィ技術またはインクジェット法により形成する。ここでは、第2のフォトマスクを用いて、一導電型を付与する不純物元素が添加された半導体膜55上に塗布されたレジストを露光現像して、レジストマスク56を形成する。
【0095】
次に、レジストマスク56を用いてLPSAS膜53b、バッファ層54、及び一導電型を付与する不純物元素が添加された半導体膜55をエッチングし分離して、図2(A)に示すように、LPSAS膜61、バッファ層62、及び一導電型を付与する不純物元素が添加された半導体膜63を形成する。この後、レジストマスク56を除去する。なお、図2(B)は、図4(A)のA−Bの断面図に相当する。
【0096】
LPSAS膜61、バッファ層62の端部側面が傾斜することで、距離が離れるため、バッファ層62上に形成されるソース領域及びドレイン領域とLPSAS膜61との間に生じるリーク電流を低減することが可能である。また、ソース電極及びドレイン電極と、LPSAS膜61との間に生じるリーク電流を低減することが可能である。LPSAS膜61及びバッファ層62の端部側面の傾斜角度は、90°〜30°、好ましくは80°〜45°である。このような角度とすることで、段差形状によるソース電極またはドレイン電極の段切れを防ぐことができる。
【0097】
次に、図2(B)に示すように、一導電型を付与する不純物元素が添加された半導体膜63及びゲート絶縁膜52b上に導電膜65a〜65cを形成し、導電膜65a〜65c上にレジストマスク66を形成する。導電膜65a〜65cは、アルミニウム、銅、又はシリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物元素が添加された半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜としては、導電膜65a〜65c3層が積層した構造の導電膜を示し、導電膜65a、65cにモリブデン膜、導電膜65bにアルミニウム膜を用いた積層導電膜や、導電膜65a、65cにチタン膜、導電膜65bにアルミニウム膜を用いた積層導電膜を示す。導電膜65a〜65cは、スパッタリング法や真空蒸着法で形成する。
【0098】
レジストマスク66は、レジストマスク56と同様に形成することができる。
【0099】
次に、図2(C)に示すように、導電膜65a〜65cの一部をエッチングし、一対のソース電極及びドレイン電極71a〜71cを形成する。ここでは、第3のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスク66を用いて、導電膜65a〜65cをウエットエッチングすると、導電膜65a〜65cが等方的にエッチングされる。この結果、レジストマスク66より面積の小さいソース電極及びドレイン電極71a〜71cを形成することができる。
【0100】
次に、図3(A)に示すように、レジストマスク66を用いて一導電型を付与する不純物元素が添加された半導体膜63をエッチングし分離する。この結果、図3(A)に示すような、一対のソース領域及びドレイン領域72を形成することができる。なお、当該エッチング工程において、バッファ層62の一部もエッチングする。一部エッチングされた、凹部(溝)が形成されたバッファ層をバッファ層73と示す。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部(溝)とを同一工程で形成することができる。バッファ層の凹部(溝)の深さをバッファ層の一番膜厚の厚い領域の1/2〜1/3とすることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、レジストマスク66を除去する。
【0101】
なお、図3(A)は、図4(B)のA−Bの断面図に相当する。図4(B)に示すように、ソース領域及びドレイン領域72の端部は、ソース電極及びドレイン電極71cの端部の外側に位置することが分かる。また、バッファ層73の端部はソース電極及びドレイン電極71c及びソース領域及びドレイン領域72の端部の外側に位置する。また、ソース電極及びドレイン電極の一方はソース電極及びドレイン電極の他方を囲む形状(具体的には、U字型、C字型)である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極より狭い上面面積でLPSAS膜が形成され、且つゲート電極上において、微結晶半導体膜、ソース電極及びドレイン電極が重畳されているため、ゲート絶縁膜上のLPSAS膜の被覆率の向上及びリーク電流の発生を抑制することができる。なお、ソース電極またはドレイン電極の一方は、ソース配線またはドレイン配線としても機能する。
【0102】
図3(B)に示すように、ソース電極及びドレイン電極71a〜71cの端部と、ソース領域及びドレイン領域72の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極71a〜71cの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【0103】
以上の工程により、チャネルエッチ型の薄膜トランジスタ74を形成することができる。
【0104】
本実施の形態で示す薄膜トランジスタは、ゲート電極上にゲート絶縁膜、LPSAS膜、バッファ層、ソース領域及びドレイン領域、ソース電極及びドレイン電極が積層され、チャネル形成領域として機能するLPSAS膜の表面をバッファ層が覆う。また、バッファ層の一部には凹部(溝)が形成されており、当該凹部以外の領域がソース領域及びドレイン領域で覆われる。即ち、バッファ層に形成される凹部により、ソース領域及びドレイン領域の距離が離れているため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。また、バッファ層の一部をエッチングすることにより凹部を形成するため、ソース領域及びドレイン領域の形成工程において発生するエッチング残渣を除去することができるため、残渣を介したソース領域及びドレイン領域間のリーク電流(寄生チャネル)の発生を低減することができる。
【0105】
また、チャネル形成領域として機能するLPSAS膜とソース領域及びドレイン領域との間に、バッファ層が形成されている。また、LPSAS膜の表面がバッファ層で覆われている。高抵抗率の膜で形成されたバッファ層は、LPSAS膜と、ソース領域及びドレイン領域との間にも形成されているため、薄膜トランジスタにリーク電流が発生することを低減することができると共に、高い電圧の印加による劣化を低減することができる。また、LPSAS膜の表面に非晶質半導体膜がバッファ層として形成されているため、LPSAS膜の酸化を防止することが可能であると共に、ソース領域及びドレイン領域の形成工程に発生するエッチング残渣がLPSAS膜に混入することを防ぐことができる。このため、電気特性が優れ、且つ耐圧に優れた薄膜トランジスタである。
【0106】
また、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極の端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。
【0107】
次に、図3(B)に示すように、ソース電極及びドレイン電極71a〜71c、ソース領域及びドレイン領域72、バッファ層73、LPSAS膜61、及びゲート絶縁膜52b上に絶縁膜76を形成する。絶縁膜76は、ゲート絶縁膜52a、52bと同様に形成することができる。なお、絶縁膜76は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、絶縁膜76に窒化シリコン膜を用いることで、バッファ層73中の酸素濃度を5×1019atoms/cm3以下、好ましくは1×1019atoms/cm3以下とすることができる。
【0108】
次に、絶縁膜76に第4のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜76の一部をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいてソース電極またはドレイン電極71cに接する画素電極77を形成する。なお、図3(C)は、図4(C)のA−Bの断面図に相当する。
【0109】
画素電極77は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【0110】
また、画素電極77として、導電性高分子(導電性ポリマーともいう)を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が10000Ω/□以下、波長550nmにおける透光率が70%以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が0.1Ω・cm以下であることが好ましい。
【0111】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの2種以上の共重合体などがあげられる。
【0112】
ここでは、画素電極77としては、スパッタリング法によりITOを成膜した後、ITO上にレジストを塗布する。次に、第5のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてITOをエッチングして画素電極77を形成する。
【0113】
以上により表示装置に用いることが可能な素子基板を形成することができる。
【0114】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図5乃至図8を用いて説明する。ここでは、ソース電極またはドレイン電極と、ソース配線またはドレイン配線とが異なる形態について以下に示す。
【0115】
図5(A)に示すように、基板50上にゲート電極51を形成する。次に、ゲート電極51上に、ゲート絶縁膜52a、52b、微結晶半導体膜53aを順に形成する。次に、微結晶半導体膜53aにレーザビーム57を照射して、図5(B)に示すように、LPSAS膜53bを形成する。次に、LPSAS膜53b上に、バッファ層54、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜65aを順に形成する。次に、導電膜65a上にレジストマスク56を形成する。
【0116】
次に、レジストマスク56により、LPSAS膜53b、バッファ層54、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜65aをエッチングし分離した後、レジストマスク56をアッシングし除去する。この結果、図5(C)に示すような、LPSAS膜61、バッファ層62、一導電型を付与する不純物元素が添加された半導体膜63、及び導電膜85aを形成する。なお、図5(C)は図8(A)のA−Bにおける断面図に相当する(但しレジストマスク66を除く)。
【0117】
次に、導電膜85a上にレジストを塗布した後、第3のフォトマスクを用いてレジストを露光現像して、レジストマスク66を形成する。次に、レジストマスク66を用いて一導電型を付与する不純物元素が添加された半導体膜63、及び導電膜85aをエッチングし分離する。この結果、図6(A)に示すような、一対のソース電極及びドレイン電極89a、及び一対のソース領域及びドレイン領域88を形成することができる。なお、当該エッチング工程において、バッファ層62の一部もエッチングする。一部エッチングされたバッファ層をバッファ層87と示す。ここでは、バッファ層87の一部が、ソース電極及びドレイン電極89aの外側に突出した形状となる。
【0118】
なお、一導電型を付与する不純物元素が添加された半導体膜63、導電膜85aをドライエッチングした場合、レジストマスク66を用いてソース電極及びドレイン電極89aの一部をエッチングすることでソース電極及びドレイン電極79aを形成してもよい。ソース電極及びドレイン電極79aの端部と、ソース領域及びドレイン領域88の端部は一致せずずれる。また、導電膜85aをウエットエッチングした場合は、上記工程を行わなくとも、ソース電極及びドレイン電極79aの端部と、ソース領域及びドレイン領域88は一致せずずれる。この結果、ソース電極及びドレイン電極89aより面積の小さいソース電極及びドレイン電極79aを形成する。
【0119】
この後、レジストマスク66を除去する。なお、図6(B)は、図8(B)のA−Bの断面図に相当する。図8(B)に示すように、ソース領域及びドレイン領域88の端部は、ソース電極及びドレイン電極79aの端部の外側に位置することが分かる。また、バッファ層87の端部は、ソース電極及びドレイン電極79a、並びにソース領域及びドレイン領域88の外側に位置する。また、ソース電極及びドレイン電極79aはそれぞれ分離されていて、隣接する画素に形成される電極と接続していない。
【0120】
図6(B)に示すように、ソース電極及びドレイン電極79aの端部と、ソース領域及びドレイン領域88の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極79aの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【0121】
次に、図6(C)に示すように、ソース電極及びドレイン電極79a、ソース領域及びドレイン領域88、バッファ層87、及びゲート絶縁膜52b上に絶縁膜76を形成する。絶縁膜76は、ゲート絶縁膜52a、52bと同様に形成することができる。
【0122】
次に、図7(A)に示すように、絶縁膜76にレジストを塗布した後、第4のフォトマスクを用いてレジストを露光及び現像してレジストマスクを形成し、当該レジストマスクを用いて絶縁膜76の一部をエッチングし、コンタクトホールを形成する。当該コンタクトホールにおいてソース電極またはドレイン電極79aの一方に接し、且つ積層された配線79b、79cを形成する。配線79b、79cは、絶縁膜76及びソース電極及びドレイン電極79a上に導電膜を成膜し、導電膜上にレジストを塗布した後、第5のフォマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に当該レジストマスクを用いて導電膜の一部をエッチングして、配線79b、79cを形成する。なお、図7(A)は、図8(C)のA−Bの断面図に相当する。また、配線79b、79cは、隣接する画素に形成されるソース電極またはドレイン電極を接続する配線である。
【0123】
以上の工程により、チャネルエッチ型の薄膜トランジスタ96を形成することができる。
【0124】
次に、図7(B)に示すように、コンタクトホールにおいてソース電極またはドレイン電極79aの他方に接する画素電極77を形成する。なお、図7(B)は、図8(D)のA−Bの断面図に相当する。
【0125】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図9乃至図12を用いて説明する。ここでは、上記形態よりフォトマスク数を削減することが可能なプロセスを用いて薄膜トランジスタを作製する工程について示す。
【0126】
図1(A)及び図1(B)と同様に、基板50上に導電膜を形成し、導電膜上にレジストを塗布し、第1のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極51を形成する。次に、ゲート電極51上に、ゲート絶縁膜52a、52b、微結晶半導体膜を順に形成する。次に、微結晶半導体膜にレーザビームを照射して、図9(A)に示すように、LPSAS膜53bを形成する。次に、LPSAS膜53b上に、バッファ層54、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜65a〜65cを順に形成する。次に、導電膜65a上にレジスト80を塗布する。
【0127】
レジスト80は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
【0128】
次に、第2のフォトマスクとして多階調マスク59を用いて、レジスト80に光を照射して、レジスト80を露光する。
【0129】
ここで、多階調マスク59を用いた露光について、図22を用いて説明する。
【0130】
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に3つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数(代表的には二種類)の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
【0131】
多階調マスクの代表例としては、図22(A)に示すようなグレートーンマスク59a、図22(C)に示すようなハーフトーンマスク59bがある。
【0132】
図22(A)に示すように、グレートーンマスク59aは、透光性を有する基板163及びその上に形成される遮光部164並びに回折格子165で構成される。遮光部164においては、光の透過率が0%である。一方、回折格子165はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子165は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
【0133】
透光性を有する基板163は、石英等の透光性を有する基板を用いることができる。遮光部164及び回折格子165は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【0134】
グレートーンマスク59aに露光光を照射した場合、図22(B)に示すように、遮光部164においては、光透過率166は0%であり、遮光部164及び回折格子165が設けられていない領域では光透過率166は100%である。また、回折格子165においては、10〜70%の範囲で調整可能である。回折格子165における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
【0135】
図22(C)に示すように、ハーフトーンマスク59bは、透光性を有する基板163及びその上に形成される半透過部167並びに遮光部168で構成される。半透過部167は、MoSiN、MoSi、MoSiO、MoSiON、CrSiなどを用いることができる。遮光部168は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【0136】
ハーフトーンマスク59bに露光光を照射した場合、図22(D)に示すように、遮光部168においては、光透過率169は0%であり、遮光部168及び半透過部167が設けられていない領域では光透過率169は100%である。また、半透過部167においては、10〜70%の範囲で調整可能である。半透過部167に於ける光の透過率の調整は、半透過部167の材料により調整により可能である。
【0137】
多階調マスクを用いて露光した後、現像することで、図9(B)に示すように、膜厚の異なる領域を有するレジストマスク81を形成することができる。
【0138】
次に、レジストマスク81により、LPSAS膜53b、バッファ層54、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜65a〜65cをエッチングし分離する。この結果、図10(A)に示すような、LPSAS膜61、バッファ層62、一導電型を付与する不純物元素が添加された半導体膜63、及び導電膜85a〜85cを形成することができる。なお、図10(A)は図12(A)のA−Bにおける断面図に相当する(但しレジストマスク86を除く)。
【0139】
次に、レジストマスク81をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト(ゲート電極51の一部と重畳する領域)は除去され、図10(A)に示すように、分離されたレジストマスク86を形成することができる。
【0140】
次に、レジストマスク86を用いて、導電膜85a〜85cをエッチングし分離する。この結果、図10(B)に示すような、一対のソース電極及びドレイン電極92a〜92cを形成することができる。レジストマスク86を用いて導電膜85a〜85cをウエットエッチングすると、導電膜85a〜85cが等方的にエッチングされる。この結果、レジストマスク86より面積の小さいソース電極及びドレイン電極92a〜92cを形成することができる。
【0141】
次に、レジストマスク86を用いて、一導電型を付与する不純物元素が添加された半導体膜63をエッチングして、一対のソース領域及びドレイン領域88を形成する。なお、当該エッチング工程において、バッファ層62の一部もエッチングする。一部エッチングされたバッファ層をバッファ層87と示す。なお、バッファ層87には凹部が形成される。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部(溝)とを同一工程で形成することができる。ここでは、バッファ層87の一部が、レジストマスク81と比較して面積が縮小したレジストマスク86で一部エッチングされたため、ソース領域及びドレイン領域88の外側にバッファ層87が突出した形状となる。この後、レジストマスク86を除去する。また、ソース電極及びドレイン電極92a〜92cの端部と、ソース領域及びドレイン領域88の端部は一致せずずれており、ソース電極及びドレイン電極92a〜92cの端部の外側に、ソース領域及びドレイン領域88の端部が形成される。
【0142】
なお、図10(C)は、図12(B)のA−Bの断面図に相当する。図12(B)に示すように、ソース領域及びドレイン領域88の端部は、ソース電極及びドレイン電極92cの端部の外側に位置することが分かる。また、バッファ層87の端部はソース電極及びドレイン電極92c及びソース領域及びドレイン領域88の端部の外側に位置する。また、ソース電極及びドレイン電極の一方はソース電極及びドレイン電極の他方を囲む形状(具体的には、U字型、C字型)である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、ソース電極及びドレイン電極が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。なお、ソース電極またはドレイン電極の一方は、ソース配線またはドレイン配線としても機能する。
【0143】
図10(C)に示すように、ソース電極及びドレイン電極92a〜92cの端部と、ソース領域及びドレイン領域88の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極92a〜92cの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【0144】
以上の工程により、チャネルエッチ型の薄膜トランジスタ83を形成することができる。また、2枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
【0145】
次に、図11(A)に示すように、ソース電極及びドレイン電極92a〜92c、ソース領域及びドレイン領域88、バッファ層87、LPSAS膜61、及びゲート絶縁膜52b上に絶縁膜76を形成する。絶縁膜76は、ゲート絶縁膜52a、52bと同様に形成することができる。
【0146】
次に、第3のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜76の一部をエッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいてソース電極またはドレイン電極92cに接する画素電極77を形成する。ここでは、画素電極77としては、スパッタリング法によりITOを成膜した後、ITO上にレジストを塗布する。次に、第4のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてITOをエッチングして画素電極77を形成する。なお、図11(B)は、図12(C)のA−Bの断面図に相当する。
【0147】
以上により表示装置に用いることが可能な素子基板を形成することができる。
【0148】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図13乃至図16を用いて説明する。ここでは、図10乃至図12に示す工程と比較して、ソース電極またはドレイン電極と、ソース配線またはドレイン配線とが異なる形態について以下に示す。
【0149】
図1(A)及び図1(B)と同様に、基板50上に導電膜を形成し、導電膜上にレジストを塗布し、第1のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極51を形成する。次に、ゲート電極51上に、ゲート絶縁膜52a、52b、微結晶半導体膜を順に形成する。次に、微結晶半導体膜にレーザビームを照射して、図13(A)に示すように、LPSAS膜53bを形成する。次に、LPSAS膜53b上に、バッファ層54、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜65aを順に形成する。次に、導電膜65a上にレジストを塗布し、図9(A)に示す多階調マスクを用いて厚さの異なる領域を有するレジストマスク81を形成する(図13(A)参照)。
【0150】
次に、レジストマスク81により、LPSAS膜53b、バッファ層54、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜65aをエッチングし分離する。この結果、図13(B)に示すような、LPSAS膜61、バッファ層62、一導電型を付与する不純物元素が添加された半導体膜63、及び導電膜85aを形成する。なお、図13(B)は図16(A)のA−Bにおける断面図に相当する(但しレジストマスク86を除く)。
【0151】
次に、レジストマスク81をアッシングして分離された一対のレジストマスク86を形成する。次に、レジストマスク86を用いて導電膜85aをエッチングし分離する。この結果、図13(C)に示すような、一対のソース電極及びドレイン電極89aを形成することができる。ここでは、ウエットエッチング法により導電膜85aをエッチングすることで、レジストマスク86より面積の小さいソース電極及びドレイン電極89aを形成する。
【0152】
次に、図14(A)に示すように、レジストマスク86を用いて、一導電型を付与する不純物元素が添加された半導体膜63をエッチングして、ソース領域及びドレイン領域88を形成する。ここでは、レジストマスク86を用いてドライエッチングにより一導電型を付与する不純物元素が添加された半導体膜63の露出部を異方的にエッチングする。この後、レジストマスク86を除去する。なお、当該エッチング工程において、バッファ層62の一部もエッチングする。一部エッチングされたバッファ層をバッファ層87と示す。ここでは、バッファ層87の一部が、面積が縮小したレジストマスク86で一部エッチングされたため、ソース領域及びドレイン領域88の外側にバッファ層87が突出した形状となる。なお、図14(B)は、図16(B)のA−Bの断面図に相当する。図14(B)に示すように、ソース領域及びドレイン領域88の端部は、ソース電極及びドレイン電極89aの端部の外側に位置することが分かる。また、バッファ層87の端部は、ソース電極及びドレイン電極89a、並びにソース領域及びドレイン領域88の外側に位置する。また、ソース電極及びドレイン電極89aはそれぞれ分離されていて、隣接する画素に形成される電極と接続していない。
【0153】
図14(B)に示すように、ソース電極及びドレイン電極89aの端部と、ソース領域及びドレイン領域88の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極89aの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【0154】
次に、図14(B)に示すように、ソース電極及びドレイン電極89a、ソース領域及びドレイン領域88、バッファ層87、LPSAS膜61、及びゲート絶縁膜52b上に絶縁膜76を形成する。絶縁膜76は、ゲート絶縁膜52a、52bと同様に形成することができる。
【0155】
次に、第3のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜76の一部をエッチングしてコンタクトホールを形成する。コンタクトホールを形成した後、当該コンタクトホールにおいてソース電極またはドレイン電極89aの一方に接し、且つ積層された配線93b、93cを形成する。なお、図14(C)は、図16(C)のA−Bの断面図に相当する。また、配線93b、93cは、隣接する画素に形成されるソース電極またはドレイン電極を接続する配線である。
【0156】
次に、図15に示すように、コンタクトホールにおいてソース電極またはドレイン電極89aの他方に接する画素電極77を形成する。ここでは、画素電極77としては、スパッタリング法によりITOを成膜した後、ITO上にレジストを塗布する。次に、第4のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてITOをエッチングして画素電極77を形成する。なお、図15は、図16(D)のA−Bの断面図に相当する。
【0157】
以上の工程により、チャネルエッチ型の薄膜トランジスタを形成することができる。チャネルエッチ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能である。また、微結晶半導体膜でチャネル形成領域を構成することにより1〜20cm2/V・secの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線(ゲート線)側の駆動回路を形成する素子として利用することができる。
【0158】
なお、図1乃至図16においては、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部がずれている薄膜トランジスタについて示したが、これに限られない。
【0159】
また、図2(C)において、ソース電極及びドレイン電極71a〜71cを形成した後、レジストマスク66を除去し、ソース電極及びドレイン電極71a〜71cをマスクとして一導電型を付与する不純物元素が添加された半導体膜63をエッチングしてもよい。この結果、図17に示すように、ソース電極及びドレイン電極71a〜71cと、ソース領域及びドレイン領域89の端部が一致した薄膜トランジスタを形成することができる。
【0160】
以上の工程により、チャネルエッチ型の薄膜トランジスタを形成することができる。チャネルエッチ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能である。また、微結晶半導体膜でチャネル形成領域を構成することにより1〜20cm2/V・secの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線(ゲート線)側の駆動回路を形成する素子として利用することができる。
【0161】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図18及び図19を用いて説明する。ここでは、図1乃至図17に示す工程と比較して、チャネルエッチ型の薄膜トランジスタの代わりに用いることが可能なチャネル保護型の薄膜トランジスタを用いる形態について以下に示す。
【0162】
図1(A)及び図1(B)と同様に、基板50上に導電膜を形成し、導電膜上にレジストを塗布し、第1のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極51を形成する。次に、ゲート電極51上に、ゲート絶縁膜52a、52b、微結晶半導体膜を順に形成する。次に、微結晶半導体膜にレーザビームを照射して、LPSAS膜53bを形成する。次に、LPSAS膜53b上に、バッファ層54を形成する(図18(A)参照)。
【0163】
次に、バッファ層54上に絶縁膜94を形成する。次に、絶縁膜94上にレジストを塗布した後、第2のフォトマスクを用いたフォトリソグラフィ工程によりレジストマスク95を形成する。絶縁膜94としては、窒化シリコン、窒化酸化シリコン、酸化シリコン、酸化窒化シリコンを、スパッタリング法、CVD法等で形成する。
【0164】
次に、レジストマスク95を用いて絶縁膜94をエッチングして、図18(B)に示すように、チャネル保護膜97を形成する。なお、上記フォトリソグラフィ工程によりチャネル保護膜97を形成する代わりに、ポリイミド、アクリル、またはシロキサンを含む組成物を吐出し焼成してチャネル保護膜97を形成することができる。
【0165】
次に、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜56a〜56cを順に形成する。次に、導電膜56c上にレジストを塗布した後、第3のフォトマスクを用いたフォトリソグラフィ工程によりレジストマスク98を形成する。
【0166】
次に、レジストマスク98により、導電膜56a〜56sc、一導電型を付与する不純物元素が添加された半導体膜55、バッファ層54、LPSAS膜53bをエッチングし分離する。この結果、図18(C)に示すような、LPSAS膜61、バッファ層62、ソース領域及びドレイン領域100、及びソース電極及びドレイン電極99a〜99cを形成する。
【0167】
以上の工程によりチャネル保護型の薄膜トランジスタを形成することができる。なお、図18においては、ドライエッチングにより導電膜56a〜56c、及び一導電型を付与する不純物元素が添加された半導体膜55をエッチングしたため、ソース電極及びドレイン電極99a〜99cの端部、及びソース領域及びドレイン領域100の端部が一致している。
【0168】
また、図19に示すように、導電膜56a〜56cをウエットエッチングを用いて等方的にエッチングしてソース電極及びドレイン電極99d〜99fを形成することができる。この場合、ソース電極及びドレイン電極99d〜99fの端部と、ソース領域及びドレイン領域100の端部がずれており、ソース領域及びドレイン領域100が、ソース電極及びドレイン電極99d〜99fの外側に突出している。
【0169】
本実施の形態により、電気特性の信頼性の高い薄膜トランジスタを作製することができる。また、電気特性が優れ、信頼性の高い薄膜トランジスタを有する素子基板を作製することができる。
【0170】
(実施の形態2)
本実施の形態では、表示装置の一形態として、実施の形態1で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。
【0171】
はじめにVA(Vertical Alignment)型の液晶表示装置について示す。VA型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。VA型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素(ピクセル)をいくつかの領域(サブピクセル)に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
【0172】
図24及び図25は、それぞれ画素電極及び対向電極を示している。なお、図24は画素電極が形成される基板側の平面図であり、図中に示す切断線A−Bに対応する断面構造を図23に表している。また、図25は対向電極が形成される基板側の平面図である。以下の説明ではこれらの図を参照して説明する。
【0173】
図23は、TFT628とそれに接続する画素電極624、及び保持容量部630が形成された基板600と、対向電極640等が形成される対向基板601とが重ね合わせられ、液晶が注入された状態を示している。
【0174】
対向基板601においてスペーサ642が形成される位置には、遮光膜632、第1の着色膜634、第2の着色膜636、第3着色膜638、対向電極640が形成されている。この構造により、液晶の配向を制御するための突起644とスペーサ642の高さを異ならせている。画素電極624上には配向膜648が形成され、同様に対向電極640上にも配向膜646が形成されている。この間に液晶層650が形成されている。
【0175】
スペーサ642はここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよい。さらには、スペーサ642を基板600上に形成される画素電極624上に形成してもよい。
【0176】
基板600上には、TFT628とそれに接続する画素電極624、及び保持容量部630が形成される。画素電極624は、TFT628、配線618、及び保持容量部630を覆う絶縁膜620、絶縁膜620を覆う第3絶縁膜622をそれぞれ貫通するコンタクトホール623で、配線618と接続する。TFT628は実施の形態1で示す薄膜トランジスタを適宜用いることができる。また、保持容量部630は、TFT628のゲート配線602と同時に形成した第1の容量配線604と、ゲート絶縁膜606と、配線616、618と同時に形成した第2の容量配線617で構成される。
【0177】
画素電極624と液晶層650と対向電極640が重なり合うことで、液晶素子が形成されている。
【0178】
図24に基板600上の構造を示す。画素電極624は実施の形態1で示した材料を用いて形成する。画素電極624にはスリット625を設ける。スリット625は液晶の配向を制御するためのものである。
【0179】
図24に示すTFT629とそれに接続する画素電極626及び保持容量部631は、それぞれTFT628、画素電極624及び保持容量部630と同様に形成することができる。TFT628とTFT629は共に配線616と接続している。この液晶パネルの画素(ピクセル)は、画素電極624と画素電極626により構成されている。画素電極624と画素電極626はサブピクセルである。
【0180】
図25に対向基板側の構造を示す。遮光膜632上に対向電極640が形成されている。対向電極640は、画素電極624と同様の材料を用いて形成することが好ましい。対向電極640上には液晶の配向を制御する突起644が形成されている。また、遮光膜632の位置に合わせてスペーサ642が形成されている。
【0181】
この画素構造の等価回路を図26に示す。TFT628とTFT629は、共にゲート配線602、配線616と接続している。この場合、第1の容量配線604と容量配線605の電位を異ならせることで、液層素子651と液晶素子652の動作を異ならせることができる。すなわち、第1の容量配線604と容量配線605の電位を個別に制御することにより液晶の配向を精密に制御して視野角を広げている。
【0182】
スリット625を設けた画素電極624に電圧を印加すると、スリット625の近傍には電界の歪み(斜め電界)が発生する。このスリット625と、対向基板601側の突起644とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、マルチドメイン化して液晶パネルの視野角を広げている。
【0183】
次に、上記とは異なるVA型の液晶表示装置について、図27乃至図30を用いて説明する。
【0184】
図27と図28は、VA型液晶パネルの画素構造を示している。図28は基板600の平面図であり、図中に示す切断線Z−Yに対応する断面構造を図27に表している。以下の説明ではこの両図を参照して説明する。
【0185】
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にTFTが接続されている。各TFTは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
【0186】
画素電極624はコンタクトホール623において、配線618を用いてTFT628と接続している。また、画素電極626はコンタクトホール627において、配線619を用いてTFT629と接続している。TFT628のゲート配線602と、TFT629のゲート配線603には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線616は、TFT628とTFT629で共通に用いられている。TFT628とTFT629は実施の形態1で示す薄膜トランジスタを適宜用いることができる。
【0187】
画素電極624と画素電極626の形状は異なっており、スリット625によって分離されている。V字型に広がる画素電極624の外側を囲むように画素電極626が形成されている。画素電極624と画素電極626に印加する電圧のタイミングを、TFT628及びTFT629により異ならせることで、液晶の配向を制御している。この画素構造の等価回路を図30に示す。TFT628はゲート配線602と接続し、TFT629はゲート配線603と接続している。ゲート配線602とゲート配線603は異なるゲート信号を与えることで、TFT628とTFT629の動作タイミングを異ならせることができる。
【0188】
対向基板601には、遮光膜632、第2の着色膜636、対向電極640が形成されている。また、第2の着色膜636と対向電極640の間には平坦化膜637が形成され、液晶の配向乱れを防いでいる。図29に対向基板側の構造を示す。対向電極640は異なる画素間で共通化されている電極であるが、スリット641が形成されている。このスリット641と、画素電極624及び画素電極626側のスリット625とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
【0189】
画素電極624と液晶層650と対向電極640が重なり合うことで、第1の液晶素子が形成されている。また、画素電極626と液晶層650と対向電極640が重なり合うことで、第2の液晶素子が形成されている。また、一画素に第1の液晶素子と第2の液晶素子が設けられたマルチドメイン構造である。
【0190】
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によれば、視野角を約180度にまで広げることができる。以下の説明では、横電界方式を採用する液晶表示装置について説明する。
【0191】
図31は、TFT628とそれに接続する画素電極624が形成された基板600と、対向基板601を重ね合わせ、液晶を注入した状態を示している。対向基板601には遮光膜632、第2の着色膜636、平坦化膜637などが形成されている。画素電極は基板600側に有るので、対向基板601側には設けられていない。基板600と対向基板601の間に液晶層650が形成されている。
【0192】
基板600上には、第1の画素電極607、第1の画素電極607に接続する容量配線604、及び実施の形態1で示すTFT628が形成される。第1の画素電極607は、実施の形態1で示す画素電極77と同様の材料を用いることができる。また、第1の画素電極607は略画素の形状に区画化した形状で形成する。なお、第1の画素電極607及び容量配線604上にはゲート絶縁膜606が形成される。
【0193】
TFT628の配線616、配線618がゲート絶縁膜606上に形成される。配線616は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソース領域又はドレイン領域610と接続し、ソース及びドレインの一方の電極となる。配線618はソース及びドレインの他方の電極となり、第2の画素電極624と接続する配線である。
【0194】
配線616、配線618上に第2の絶縁膜620が形成される。また、絶縁膜620上には、絶縁膜620に形成されるコンタクトホールにおいて、配線618に接続する第2の画素電極624が形成される。画素電極624は実施の形態1で示した画素電極77と同様の材料を用いて形成する。
【0195】
このようにして、基板600上にTFT628とそれに接続する第1の画素電極624が形成される。なお、保持容量は第1の画素電極607と第2の画素電極624の間で形成している。
【0196】
図32は、画素電極の構成を示す平面図である。画素電極624にはスリット625が設けられる。スリット625は液晶の配向を制御するためのものである。この場合、電界は第1の画素電極607と第2の画素電極624の間で発生する。第1の画素電極607と第2の画素電極624の間にはゲート絶縁膜606が形成されているが、ゲート絶縁膜606の厚さは50〜200nmであり、2〜10μmである液晶層の厚さと比較して十分薄いので、実質的に基板600と平行な方向(水平方向)に電界が発生する。この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。また、第1の画素電極607と第2の画素電極624は共に透光性の電極であるので、開口率を向上させることができる。
【0197】
次に、横電界方式の液晶表示装置の他の一例について示す。
【0198】
図33と図34は、IPS型の液晶表示装置の画素構造を示している。図34は平面図であり、図中に示す切断線A−Bに対応する断面構造を図33に表している。以下の説明ではこの両図を参照して説明する。
【0199】
図33は、TFT628とそれに接続する画素電極624が形成された基板600と、対向基板601を重ね合わせ、液晶を注入した状態を示している。対向基板601には遮光膜632、第2の着色膜636、平坦化膜637などが形成されている。画素電極は基板600側にあるので、対向基板601側には設けられていない。基板600と対向基板601の間に液晶層650が形成されている。
【0200】
基板600上には、共通電位線609、及び実施の形態1で示すTFT628が形成される。共通電位線609はTFT628のゲート配線602と同時に形成することができる。また、第2の画素電極624は略画素の形状に区画化した形状で形成する。
【0201】
TFT628の配線616、配線618がゲート絶縁膜606上に形成される。配線616は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソース領域又はドレイン領域610と接続し、ソース及びドレインの一方の電極となる。配線618はソース及びドレインの他方の電極となり、第2の画素電極624と接続する配線である。
【0202】
配線616、配線618上に第2の絶縁膜620が形成される。また、絶縁膜620上には、絶縁膜620に形成されるコンタクトホール623において、配線618に接続する第2の画素電極624が形成される。画素電極624は実施の形態1で示した画素電極77と同様の材料を用いて形成する。なお、図34に示すように、画素電極624は、共通電位線609と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素電極624の櫛歯の部分が共通電位線609と同時に形成した櫛形の電極と交互に咬み合うように形成される。
【0203】
画素電極624に印加される電位と共通電位線609の電位との間に電界が生じると、この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。
【0204】
このようにして、基板600上にTFT628とそれに接続する画素電極624が形成される。保持容量は共通電位線609と容量電極615の間にゲート絶縁膜606を設け、それにより形成している。容量電極615と画素電極624はコンタクトホール633を介して接続されている。
【0205】
次に、TN型の液晶表示装置の形態について示す。
【0206】
図35と図36は、TN型の液晶表示装置の画素構造を示している。図36は平面図であり、図中に示す切断線A−Bに対応する断面構造を図35に表している。以下の説明ではこの両図を参照して説明する。
【0207】
画素電極624はコンタクトホール623により、配線618でTFT628と接続している。データ線として機能する配線616は、TFT628と接続している。TFT628は実施の形態1に示すTFTのいずれかを適用することができる。
【0208】
画素電極624は、実施の形態1で示す画素電極77を用いて形成されている。
【0209】
対向基板601には、遮光膜632、第2の着色膜636、対向電極640が形成されている。また、第2の着色膜636と対向電極640の間には平坦化膜637が形成され、液晶の配向乱れを防いでいる。液晶層650は画素電極624と対向電極640の間に形成されている。
【0210】
画素電極624と液晶層650と対向電極640が重なり合うことで、液晶素子が形成されている。
【0211】
対向電極640は、画素電極77と同様の材料を適宜用いることができる。画素電極624と液晶層650と対向電極640が重なり合うことで、液晶素子132が形成されている。
【0212】
また、基板600または対向基板601にカラーフィルタや、ディスクリネーションを防ぐための遮蔽膜(ブラックマトリクス)などが形成されていても良い。また、基板600の薄膜トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板601の対向電極640が形成されている面とは逆の面に、偏光板を貼り合わせておく。
【0213】
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い液晶表示装置である。
【0214】
(実施の形態3)
次に、表示装置の一形態である発光装置について、図9乃至図11、及び図37を用いて説明する。発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。また、ここでは、薄膜トランジスタの作製工程として図9乃至図11を用いるが、適宜図1乃至図8、図12乃至図19を用いることができる。
【0215】
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【0216】
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明する。また、発光素子の駆動を制御する薄膜トランジスタとして、図10に示すチャネルエッチ型の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適宜用いることができる。
【0217】
図9乃至図11の工程を経て、図37に示すように基板50上に薄膜トランジスタ83及び薄膜トランジスタ85を形成し、薄膜トランジスタ83及び薄膜トランジスタ85上に保護膜として機能する絶縁膜76を形成する。次に、絶縁膜76上に平坦化膜111を形成し、平坦化膜111上に薄膜トランジスタ85のソース電極またはドレイン電極に接続する画素電極112を形成する。
【0218】
平坦化膜111は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンを用いて形成することが好ましい。
【0219】
図37(A)では画素の薄膜トランジスタがn型であるので、画素電極112として、陰極を用いるのが望ましいが、逆にp型の場合は陽極を用いるのが望ましい。具体的には、陰極としては、仕事関数が小さい公知の材料、例えば、Ca、Al、CaF、MgAg、AlLi等を用いることができる。
【0220】
次に図37(B)に示すように、平坦化膜111及び画素電極112の端部上に、隔壁113を形成する。隔壁113は開口部を有しており、該開口部において画素電極112が露出している。隔壁113は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、画素電極上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【0221】
次に、隔壁113の開口部において画素電極112と接するように、発光層114を形成する。発光層114は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【0222】
そして発光層114を覆うように、陽極材料を用いた共通電極115を形成する。共通電極115は、実施の形態1に画素電極77として列挙した透光性を有する導電性材料を用いた透光性導電膜で形成することができる。共通電極115として上記透光性導電膜の他に、窒化チタン膜またはチタン膜を用いても良い。図37(B)では、共通電極115としITOを用いている。隔壁113の開口部において、画素電極112と発光層114と共通電極115が重なり合うことで、発光素子117が形成されている。この後、発光素子117に酸素、水素、水分、二酸化炭素等が侵入しないように、共通電極115及び隔壁113上に保護膜116を形成することが好ましい。保護膜116としては、窒化シリコン膜、窒化酸化シリコン膜、DLC膜等を形成することができる。
【0223】
さらに、実際には、図37(B)まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。
【0224】
次に、発光素子の構成について、図38を用いて説明する。ここでは、駆動用TFTがn型の場合を例に挙げて、画素の断面構造について説明する。
【0225】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
【0226】
上面射出構造の発光素子について図38(A)を用いて説明する。
【0227】
図38(A)に、駆動用TFT7001がn型で、発光素子7002から発せられる光が陽極7005側に抜ける場合の、画素の断面図を示す。図38(A)では、発光素子7002の陰極7003と駆動用TFT7001が電気的に接続されており、陰極7003上にEL層7004、陽極7005が順に積層されている。陰極7003は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ca、Al、CaF、MgAg、AlLi等が望ましい。そしてEL層7004は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極7003上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極7005は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ITO、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
【0228】
陰極7003及び陽極7005でEL層7004を挟んでいる領域が発光素子7002に相当する。図38(A)に示した画素の場合、発光素子7002から発せられる光は、白抜きの矢印で示すように陽極7005側に射出する。
【0229】
次に、下面射出構造の発光素子について図38(B)を用いて説明する。駆動用TFT7011がn型で、発光素子7012から発せられる光が陰極7013側に射出する場合の、画素の断面図を示す。図38(B)では、駆動用TFT7011と電気的に接続された透光性を有する導電性材料7017上に、発光素子7012の陰極7013が成膜されており、陰極7013上にEL層7014、陽極7015が順に積層されている。なお、陽極7015が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜7016が成膜されていてもよい。陰極7013は、図38(A)の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度(好ましくは、5nm〜30nm程度)とする。例えば20nmの膜厚を有するAlを、陰極7013として用いることができる。そしてEL層7014は、図38(A)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極7015は光を透過する必要はないが、図38(A)と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜7016は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
【0230】
陰極7013及び陽極7015で、EL層7014を挟んでいる領域が発光素子7012に相当する。図38(B)に示した画素の場合、発光素子7012から発せられる光は、白抜きの矢印で示すように陰極7013側に射出する。
【0231】
次に、両面射出構造の発光素子について、図38(C)を用いて説明する。図38(C)では、駆動用TFT7021と電気的に接続された透光性を有する導電性材料7027上に、発光素子7022の陰極7023が成膜されており、陰極7023上にEL層7024、陽極7025が順に積層されている。陰極7023は、図38(A)の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば20nmの膜厚を有するAlを、陰極7023として用いることができる。そしてEL層7024は、図38(A)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極7025は、図38(A)と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
【0232】
陰極7023と、EL層7024と、陽極7025とが重なっている部分が発光素子7022に相当する。図38(C)に示した画素の場合、発光素子7022から発せられる光は、白抜きの矢印で示すように陽極7025側と陰極7023側の両方に射出する。
【0233】
なお、ここでは、発光素子として有機EL素子について述べたが、発光素子として無機EL素子を設けることも可能である。
【0234】
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ(駆動用TFT)と発光素子が電気的に接続されている例を示したが、駆動用TFTと発光素子との間に電流制御用TFTが接続されている構成であってもよい。
【0235】
なお本実施の形態で示す発光装置は、図38に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【0236】
以上の工程により、発光装置を作製することができる。本実施の形態の発光装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い発光装置である。
【0237】
(実施の形態4)
次に、本発明の表示装置の一形態である表示パネルの構成について、以下に示す。
【0238】
図39(A)に、信号線駆動回路6013のみを別途形成し、基板6011上に形成された画素部6012と接続している表示パネルの形態を示す。画素部6012及び走査線駆動回路6014は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタよりも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路6013は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはSOIを用いたトランジスタであっても良い。画素部6012と、信号線駆動回路6013と、走査線駆動回路6014とに、それぞれ電源の電位、各種信号等が、FPC6015を介して供給される。
【0239】
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
【0240】
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばFPC上に貼り合わせるようにしても良い。図39(B)に、信号線駆動回路6023のみを別途形成し、基板6021上に形成された画素部6022及び走査線駆動回路6024と接続している液晶表示装置パネルの形態を示す。画素部6022及び走査線駆動回路6024は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路6023は、FPC6025を介して画素部6022と接続されている。画素部6022と、信号線駆動回路6023と、走査線駆動回路6024とに、それぞれ電源の電位、各種信号等が、FPC6025を介して供給される。
【0241】
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図39(C)に、信号線駆動回路が有するアナログスイッチ6033aを、画素部6032、走査線駆動回路6034と同じ基板6031上に形成し、信号線駆動回路が有するシフトレジスタ6033bを別途異なる基板に形成して貼り合わせる液晶表示装置パネルの形態を示す。画素部6032及び走査線駆動回路6034は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ6033bは、FPC6035を介して画素部6032と接続されている。画素部6032と、信号線駆動回路と、走査線駆動回路6034とに、それぞれ電源の電位、各種信号等が、FPC6035を介して供給される。
【0242】
図39に示すように、本発明の液晶表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成することができる。
【0243】
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のCOG方法、ワイヤボンディング方法、或いはTAB方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図39に示した位置に限定されない。また、コントローラ、CPU、メモリ等を別途形成し、接続するようにしても良い。
【0244】
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
【0245】
図42に本発明の液晶表示装置のブロック図を示す。図42に示す表示装置は、表示素子を備えた画素を複数有する画素部700と、各画素を選択する走査線駆動回路702と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路703とを有する。
【0246】
図42において信号線駆動回路703は、シフトレジスタ704、アナログスイッチ705を有している。シフトレジスタ704には、クロック信号(CLK)、スタートパルス信号(SP)が入力されている。クロック信号(CLK)とスタートパルス信号(SP)が入力されると、シフトレジスタ704においてタイミング信号が生成され、アナログスイッチ705に入力される。
【0247】
またアナログスイッチ705には、ビデオ信号(video signal)が与えられている。アナログスイッチ705は入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
【0248】
次に、走査線駆動回路702の構成について説明する。走査線駆動回路702は、シフトレジスタ706、バッファ707を有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路702において、シフトレジスタ706にクロック信号(CLK)及びスタートパルス信号(SP)が入力されることによって、選択信号が生成される。生成された選択信号はバッファ707において緩衝増幅され、対応する走査線に供給される。走査線には、1ライン分の画素のトランジスタのゲートが接続されている。そして、1ライン分の画素のトランジスタを一斉にONにしなくてはならないので、バッファ707は大きな電流を流すことが可能なものが用いられる。
【0249】
フルカラーの液晶表示装置で、R(赤)、G(緑)、B(青)に対応するビデオ信号を、順にサンプリングして対応する信号線に供給している場合、シフトレジスタ704とアナログスイッチ705とを接続するための端子数が、アナログスイッチ705と画素部700の信号線を接続するための端子数の1/3程度に相当する。よって、アナログスイッチ705を画素部700と同じ基板上に形成することで、アナログスイッチ705を画素部700と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
【0250】
なお、図42の走査線駆動回路702は、シフトレジスタ706、及びバッファ707を有するが、シフトレジスタ706で走査線駆動回路702を構成してもよい。
【0251】
なお、図42に示す構成は、本発明の表示装置の一形態を示したに過ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
【0252】
次に、極性が全て同一のLPSAS膜をチャネル形成領域に用いた薄膜トランジスタを含むシフトレジスタの一形態について図43及び図44を用いて説明する。図43に、本実施の形態のシフトレジスタの構成を示す。図43に示すシフトレジスタは、複数のフリップフロップ701−i(フリップフロップ701−1〜701−nのうちいずれか一)で構成される。また、第1のクロック信号、第2のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。
【0253】
図43のシフトレジスタの接続関係について説明する。図43のシフトレジスタは、i段目のフリップフロップ701−i(フリップフロップ701−1〜701−nのうちいずれか一)は、図44に示した第1の配線501が第7の配線717−i−1に接続され、図44に示した第2の配線502が第7の配線717−i+1に接続され、図44に示した第3の配線503が第7の配線717−iに接続され、図44に示した第6の配線506が第5の配線715に接続される。
【0254】
また、図44に示した第4の配線504が奇数段目のフリップフロップでは第2の配線712に接続され、偶数段目のフリップフロップでは第3の配線713に接続され、図44に示した第5の配線505が第4の配線714に接続される。
【0255】
ただし、1段目のフリップフロップ701−1の図44に示す第1の配線501は第1の配線711に接続され、n段目のフリップフロップ701−nの図44に示す第2の配線502は第6の配線716に接続される。
【0256】
なお、第1の配線711、第2の配線712、第3の配線713、第6の配線716を、それぞれ第1の信号線、第2の信号線、第3の信号線、第4の信号線と呼んでもよい。さらに、第4の配線714、第5の配線715を、それぞれ第1の電源線、第2の電源線と呼んでもよい。
【0257】
次に、図43に示すフリップフロップの詳細について、図44に示す。図44に示すフリップフロップは、第1の薄膜トランジスタ171、第2の薄膜トランジスタ172、第3の薄膜トランジスタ173、第4の薄膜トランジスタ174、第5の薄膜トランジスタ175、第6の薄膜トランジスタ176、第7の薄膜トランジスタ177及び第8の薄膜トランジスタ178を有する。本実施の形態において、第1の薄膜トランジスタ171、第2の薄膜トランジスタ172、第3の薄膜トランジスタ173、第4の薄膜トランジスタ174、第5の薄膜トランジスタ175、第6の薄膜トランジスタ176、第7の薄膜トランジスタ177及び第8の薄膜トランジスタ178は、nチャネル型トランジスタとし、ゲート・ソース間電圧(Vgs)がしきい値電圧(Vth)を上回ったとき導通状態になるものとする。
【0258】
次に、図43に示すフリップフロップの接続構成について、以下に示す。
【0259】
第1の薄膜トランジスタ171の第1の電極(ソース電極またはドレイン電極の一方)が第4の配線504に接続され、第1の薄膜トランジスタ171の第2の電極(ソース電極またはドレイン電極の他方)が第3の配線503に接続される。
【0260】
第2の薄膜トランジスタ172の第1の電極が第6の配線506に接続され、第2の薄膜トランジスタ172の第2の電極が第3の配線503に接続される。
【0261】
第3の薄膜トランジスタ173の第1の電極が第5の配線505に接続され、第3の薄膜トランジスタ173の第2の電極が第2の薄膜トランジスタ172のゲート電極に接続され、第3の薄膜トランジスタ173のゲート電極が第5の配線505に接続される。
【0262】
第4の薄膜トランジスタ174の第1の電極が第6の配線506に接続され、第4の薄膜トランジスタ174の第2の電極が第2の薄膜トランジスタ172のゲート電極に接続され、第4の薄膜トランジスタ174のゲート電極が第1の薄膜トランジスタ171のゲート電極に接続される。
【0263】
第5の薄膜トランジスタ175の第1の電極が第5の配線505に接続され、第5の薄膜トランジスタ175の第2の電極が第1の薄膜トランジスタ171のゲート電極に接続され、第5の薄膜トランジスタ175のゲート電極が第1の配線501に接続される。
【0264】
第6の薄膜トランジスタ176の第1の電極が第6の配線506に接続され、第6の薄膜トランジスタ176の第2の電極が第1の薄膜トランジスタ171のゲート電極に接続され、第6の薄膜トランジスタ176のゲート電極が第2の薄膜トランジスタ172のゲート電極に接続される。
【0265】
第7の薄膜トランジスタ177の第1の電極が第6の配線506に接続され、第7の薄膜トランジスタ177の第2の電極が第1の薄膜トランジスタ171のゲート電極に接続され、第7の薄膜トランジスタ177のゲート電極が第2の配線502に接続される。第8の薄膜トランジスタ178の第1の電極が第6の配線506に接続され、第8の薄膜トランジスタ178の第2の電極が第2の薄膜トランジスタ172のゲート電極に接続され、第8の薄膜トランジスタ178のゲート電極が第1の配線501に接続される。
【0266】
なお、第1の薄膜トランジスタ171のゲート電極、第4の薄膜トランジスタ174のゲート電極、第5の薄膜トランジスタ175の第2の電極、第6の薄膜トランジスタ176の第2の電極及び第7の薄膜トランジスタ177の第2の電極の接続箇所をノード143とする。さらに、第2の薄膜トランジスタ172のゲート電極、第3の薄膜トランジスタ173の第2の電極、第4の薄膜トランジスタ174の第2の電極、第6の薄膜トランジスタ176のゲート電極及び第8の薄膜トランジスタ178の第2の電極の接続箇所をノード144とする。
【0267】
なお、第1の配線501、第2の配線502、第3の配線503及び第4の配線504を、それぞれ第1の信号線、第2の信号、第3の信号線、第4の信号線と呼んでもよい。さらに、第5の配線505を第1の電源線、第6の配線506を第2の電源線と呼んでもよい。
【0268】
図44に示したフリップフロップの上面図の一例を図45に示す。
【0269】
導電膜901は、第1の薄膜トランジスタ171の第1の電極として機能する部分を含み、画素電極と同時に形成される配線951を介して第4の配線504と接続される。
【0270】
導電膜902は第1の薄膜トランジスタ171の第2の電極として機能する部分を含み、画素電極と同時に形成される配線952を介して第3の配線503と接続される。
【0271】
導電膜903は、第1の薄膜トランジスタ171のゲート電極、及び第4の薄膜トランジスタ174のゲート電極として機能する部分を含む。
【0272】
導電膜904は、第2の薄膜トランジスタ172の第1の電極、第6の薄膜トランジスタ176の第1の電極、第4の薄膜トランジスタ174の第1の電極、及び第8の薄膜トランジスタ178の第1の電極として機能する部分を含み、第6の配線506と接続される。
【0273】
導電膜905は、第2の薄膜トランジスタ172の第2の電極として機能する部分を含み、画素電極と同時に形成される配線954を介して第3の配線503と接続される。
【0274】
導電膜906は第2の薄膜トランジスタ172のゲート電極、及び第6の薄膜トランジスタ176のゲート電極として機能する部分を含む。
【0275】
導電膜907は、第3の薄膜トランジスタ173の第1の電極として機能する部分を含み、配線955を介して第5の配線505と接続される。
【0276】
導電膜908は、第3の薄膜トランジスタ173の第2の電極、及び第4の薄膜トランジスタ174の第2の電極として機能する部分を含み、画素電極と同時に形成される配線956を介して導電膜906と接続される。
【0277】
導電膜909は、第3の薄膜トランジスタ173のゲート電極として機能する部分を含み、配線955を介して第5の配線505と接続される。
【0278】
導電膜910は、第5の薄膜トランジスタ175の第1の電極として機能する部分を含み、画素電極と同時に形成される配線959を介して第5の配線505と接続される。
【0279】
導電膜911は、第5の薄膜トランジスタ175の第2の電極、及び第7の薄膜トランジスタ177の第2の電極として機能する部分を含み、画素電極と同時に形成される配線958を介して導電膜903と接続される。
【0280】
導電膜912は、第5の薄膜トランジスタ175のゲート電極として機能する部分を含み、画素電極と同時に形成される配線960を介して第1の配線501と接続される。
【0281】
導電膜913は、第6の薄膜トランジスタ176の第2の電極として機能する部分を含み、画素電極と同時に形成される配線957を介して導電膜903と接続される。
【0282】
導電膜914は、第7の薄膜トランジスタ177のゲート電極として機能する部分を含み、画素電極と同時に形成される配線962を介して第2の配線502と接続される。
【0283】
導電膜915は、第8の薄膜トランジスタ178のゲート電極として機能する部分を含み、画素電極と同時に形成される配線961を介して導電膜912と接続される。
【0284】
導電膜916は、第8の薄膜トランジスタ178の第2の電極として機能する部分を含み、画素電極と同時に形成される配線953を介して導電膜906と接続される。
【0285】
なお、微結晶半導体膜981〜988の一部は、それぞれ第1の薄膜トランジスタ〜第8の薄膜トランジスタのチャネル形成領域として機能する。
【0286】
図42乃至図44に示したような回路を、LPSAS膜をチャネル形成領域に用いたトランジスタで構成した液晶表示装置は、回路を高速に動作させることが出来る。例えば、非晶質半導体膜をチャネル形成領域に用いた場合とLPSAS膜をチャネル形成領域に用いた場合とを比較すると、LPSAS膜をチャネル形成領域に用いた場合の方が、トランジスタの移動度が大きいため、駆動回路(例えば走査線駆動回路702のシフトレジスタ706)の駆動周波数を高くすることが可能となる。走査線駆動回路702を高速に動作させることが出来るため、フレーム周波数を高くすること、または、黒画面挿入を実現することなども実現することが出来る。
【0287】
フレーム周波数を上げる場合は、画像の動きの方向に応じて、画面のデータを生成することが望ましい。つまり、動き補償を行って、データを補間することが望ましい。このように、フレーム周波数を上げ、画像データを補間することにより、動画の表示特性が改善され、滑らかな表示を行うことが出来る。例えば、2倍(例えば120ヘルツ、100ヘルツ)以上、より好ましくは4倍(例えば480ヘルツ、400ヘルツ)以上にすることにより、動画における画像のぼけや残像を低減することが出来る。その場合、走査線駆動回路702も、駆動周波数を高くして、動作させることにより、フレーム周波数を上げることが出来る。
【0288】
黒画面挿入を行う場合は、画像データもしくは黒表示となるデータを画素部700に供給できるようにする。その結果、インパルス駆動に近い形となり、残像を低減することが出来る。その場合、走査線駆動回路702も、駆動周波数を高くして、動作させることにより、黒画面挿入を行うことが出来る。
【0289】
さらに、走査線駆動回路702の薄膜トランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来る。例えば8倍(例えば960ヘルツ、800ヘルツ)以上のフレーム周波数とすることが出来る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することが出来る。一例としては、第2の薄膜トランジスタ172のチャネル幅は、300μm以上、より望ましくは、1000μm以上であることが望ましい。
【0290】
なお、図42乃至図44に示したような回路を、微結晶半導体をチャネル形成領域に用いたトランジスタで構成することにより、レイアウト面積を小さくすることが出来る。そのため、表示装置の一例である液晶表示装置の額縁を小さくすることができる。例えば、非晶質半導体膜をチャネル形成領域に用いた場合とLPSAS膜をチャネル形成領域に用いた場合とを比較すると、LPSAS膜をチャネル形成領域に用いた場合の方が、トランジスタの移動度が大きいため、トランジスタのチャネル幅を小さくすることが出来る。その結果、液晶表示装置を狭額縁化させることが可能となる。一例としては、第2の薄膜トランジスタ172のチャネル幅は、3000μm以下、より望ましくは、2000μm以下であることが望ましい。
【0291】
なお、図44における第2の薄膜トランジスタ172は、第3の配線503にローレベルの信号を出力する期間が長い。その間、第2の薄膜トランジスタ172は、ずっとオン状態になっている。したがって、第2の薄膜トランジスタ172には、強いストレスが加わり、トランジスタ特性が劣化しやすくなっている。トランジスタ特性が劣化すると、しきい値電圧が徐々に大きくなってくる。その結果、電流値が小さくなってくる。そこで、トランジスタが劣化しても、十分な電流を供給できるようにするため、第2の薄膜トランジスタ172のチャネル幅は大きいことが望ましい。あるいは、トランジスタが劣化しても、回路動作に支障がないように、補償されていることが望ましい。例えば、第2の薄膜トランジスタ172と並列に、トランジスタを配置し、第2の薄膜トランジスタ172と交互にオン状態となるようにすることによって、劣化の影響を受けにくくすることが望ましい。
【0292】
しかしながら、非晶質半導体膜をチャネル形成領域に用いた場合とLPSAS膜をチャネル形成領域に用いた場合とを比較すると、LPSAS膜をチャネル形成領域に用いた場合の方が、劣化しにくい。したがって、LPSAS膜をチャネル形成領域に用いた場合は、トランジスタのチャネル幅を小さくすることが出来る。または、劣化に対する補償用の回路を配置しなくても正常に動作させることが出来る。これらにより、レイアウト面積を小さくすることが出来る。
【0293】
(実施の形態5)
次に、本発明の表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図46を用いて説明する。図46(A)は、第1の基板4001上に形成されたLPSAS膜を有する薄膜トランジスタ4010及び液晶素子4013を、第2の基板4006との間にシール材4005によって封止した、パネルの上面図であり、図46(B)は、図46(A)のA−A’における断面図相当する。
【0294】
第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、液晶4008と共に封止されている。また第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路4003が実装されている。なお本実施の形態では、多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを有する信号線駆動回路を、第1の基板4001に貼り合わせる例について説明するが、単結晶半導体をチャネル形成領域に用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図46では、信号線駆動回路4003に含まれる、多結晶半導体膜で形成された薄膜トランジスタ4009を例示する。
【0295】
また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、薄膜トランジスタを複数有しており、図46(B)では、画素部4002に含まれる薄膜トランジスタ4010を例示している。薄膜トランジスタ4010はLPSAS膜をチャネル形成領域に用いた薄膜トランジスタに相当する。
【0296】
また、液晶素子4013が有する画素電極4030は、薄膜トランジスタ4010と配線4040を介して電気的に接続されている。そして液晶素子4013の対向電極4031は第2の基板4006上に形成されている。画素電極4030と対向電極4031と液晶4008とが重なっている部分が、液晶素子4013に相当する。
【0297】
なお、第1の基板4001、第2の基板4006としては、ガラス、金属(代表的にはステンレス)、セラミックス、プラスチックを用いることができる。プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、ポリエステルフィルム、またはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
【0298】
また、球状のスペーサ4035は、画素電極4030と対向電極4031との間の距離(セルギャップ)を制御するために設けられている。なお絶縁膜を選択的にエッチングすることで得られるスペーサを用いていても良い。
【0299】
また別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、引き回し配線4014、4015を介して、FPC4018から供給されている。
【0300】
本実施の形態では、接続端子4016が、液晶素子4013が有する画素電極4030と同じ導電膜から形成されている。また、引き回し配線4014、4015は、配線4040と同じ導電膜で形成されている。
【0301】
接続端子4016は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。
【0302】
なお、図示していないが、本実施の形態に示した液晶表示装置は配向膜、偏光板を有し、更にカラーフィルタや遮蔽膜を有していても良い。
【0303】
また図46では、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【0304】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【0305】
(実施の形態6)
次に、本発明の表示装置の一形態に相当する発光表示パネルの外観及び断面について、図47を用いて説明する。図47(A)は、第1の基板上に形成されたLPSAS膜を用いた薄膜トランジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネルの上面図であり、図47(B)は、図47(A)のA−A’における断面図に相当する。
【0306】
第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、充填材4007と共に密封されている。また第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路4003が実装されている。なお本実施の形態では、多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを有する信号線駆動回路を、第1の基板4001に貼り合わせる例について説明するが、単結晶半導体をチャネル形成領域に用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図47では、信号線駆動回路4003に含まれる、多結晶半導体膜で形成された薄膜トランジスタ4009を例示する。
【0307】
また、第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、薄膜トランジスタを複数有しており、図47(B)では、画素部4002に含まれる薄膜トランジスタ4010を例示している。なお本実施の形態では、薄膜トランジスタ4010が駆動用TFTであると仮定するが、薄膜トランジスタ4010は電流制御用TFTであっても良いし、消去用TFTであっても良い。薄膜トランジスタ4010はLPSAS膜をチャネル形成領域に用いた薄膜トランジスタに相当する。
【0308】
また、発光素子4011が有する画素電極4030は、薄膜トランジスタ4010のソース電極またはドレイン電極として機能する配線4040と接続されている。そして本実施の形態では、発光素子4011の透光性を有する導電膜4012が画素電極4030上に発光層を挟んで形成されている。なお発光素子4011の構成は、本実施の形態に示した構成に限定されない。発光素子4011から取り出す光の方向や、薄膜トランジスタ4010の極性などに合わせて、発光素子4011の構成は適宜変えることができる。
【0309】
また、別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、図47(B)に示す断面図では図示されていないが、引き回し配線4014及び4015を介して、FPC4018から供給されている。
【0310】
本実施の形態では、接続端子4016が、発光素子4011が有する画素電極4030と同じ導電膜から形成されている。また、引き回し配線4014、4015は、配線4040と同じ導電膜から形成されている。
【0311】
接続端子4016は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。
【0312】
発光素子4011からの光の取り出し方向に位置する基板は、透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【0313】
また、充填材4007としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。本実施の形態では充填材として窒素を用いた。
【0314】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板(楕円偏光板を含む)、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【0315】
なお、図47では、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【0316】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【0317】
(実施の形態7)
本発明により得られる表示装置等によって、アクティブマトリクス型表示装置モジュールに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【0318】
その様な電子機器としては、ビデオカメラやデジタルカメラ等のカメラ、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図40に示す。
【0319】
図40(A)はテレビジョン装置である。表示モジュールを、図40(A)に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。FPCまで取り付けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面2003が形成され、その他付属設備としてスピーカ部2009、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
【0320】
図40(A)に示すように、筐体2001に表示素子を利用した表示用パネル2002が組みこまれ、受信機2005により一般のテレビ放送の受信をはじめ、モデム2004を介して有線又は無線による通信ネットワークに接続することにより一方向(送信者から受信者)又は双方向(送信者と受信者間、又は受信者間同士)の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機2006により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部2007が設けられていても良い。
【0321】
また、テレビジョン装置にも、主画面2003の他にサブ画面2008を第2の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面2003を液晶表示パネルで形成し、サブ画面を発光表示パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面2003を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。
【0322】
図41はテレビ装置の主要な構成を示すブロック図を示している。表示パネル900には、画素部921が形成されている。信号線駆動回路922と走査線駆動回路923は、表示パネル900にCOG方式により実装されていても良い。
【0323】
その他の外部回路の構成として、映像信号の入力側では、チューナ924で受信した信号のうち、映像信号を増幅する映像信号増幅回路925と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路926と、その映像信号をドライバICの入力仕様に変換するためのコントロール回路927などを有している。コントロール回路927は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路928を設け、入力デジタル信号をm個に分割して供給する構成としても良い。
【0324】
チューナ924で受信した信号のうち、音声信号は、音声信号増幅回路929に送られ、その出力は音声信号処理回路930を経てスピーカ933に供給される。制御回路931は受信局(受信周波数)や音量の制御情報を入力部932から受け、チューナ924や音声信号処理回路930に信号を送出する。
【0325】
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
【0326】
図40(B)は携帯電話機2301の一例を示している。この携帯電話機2301は、表示部2302、操作部2303などを含んで構成されている。表示部2302においては、上記実施の形態で説明した表示装置を適用することで、量産性を高めることができる。
【0327】
また、図40(C)に示す携帯型のコンピュータは、本体2401、表示部2402等を含んでいる。表示部2402に、上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。
【0328】
図40(D)は卓上照明器具であり、照明部2501、傘2502、可変アーム2503、支柱2504、台2505、電源2506を含む。本発明の発光装置を照明部2501に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
【実施例1】
【0329】
ガラス基板上に微結晶シリコン膜を成膜し、微結晶シリコン膜にレーザビームを照射したときの、レーザビームのエネルギー密度と形成されるシリコン膜の表面形状、結晶性、表面凹凸について、測定した結果を図48乃至図50に示す。
【0330】
微結晶シリコン膜の成膜条件を、RF電源周波数を13.56MHz、RF電源のパワーを100Wとし、成膜温度を280℃とし、水素流量とシランガス流量の比を100:1とし、280Paの圧力として、厚さ10nmの微結晶シリコン膜をガラス基板上に形成した。
【0331】
つぎに、微結晶シリコン膜にエキシマレーザビーム(波長308nm)を照射した。このときエネルギー密度と試料の対応表を表1に示す。
【0332】
【表1】
【0333】
図48は、試料1乃至試料10の前記試料の表面状態を走査型電子顕微鏡(SEM)で観察した結果である。各試料において上段に倍率20000倍のSEM像を示し、下段に300000倍のSEM像を示す。
【0334】
試料1乃至試料5の表面状態は、レーザビームを照射しない微結晶シリコン膜と同様であり、微結晶の大きさは数十nmであった。
【0335】
また、試料6乃至試料8のSEM像から、大きさが不ぞろいの微結晶が形成されていた。
【0336】
また、試料9及び10のSEM像から、結晶粒の大きさが大きくなり、結晶粒の大きさが100nm以上であった。
【0337】
以上のことから、微結晶シリコン膜を溶融させないレーザビームのエネルギー密度は248〜342mJ/cm2であることがわかる。
【0338】
図49(A)はラマン散乱スペクトルであり、試料1乃至試料10のスペクトルを比較した測定結果である。なお、アモルファスシリコンを示すピーク位置は480cm−1であり、ポリシリコンを示すピークは515〜518cm−1であり、単結晶シリコンを示すピークは520.5cm−1である。
【0339】
試料1及び試料2においては、450〜500cm−1においてブロードなピークが現れており、アモルファスシリコンが含まれていることが分かる。試料3乃至試料10においては、515〜518cm−1にピークが現れている。また、レーザビームのエネルギー密度を高くするにつれ、半値幅(FWHM)が狭くなり、結晶性が高まっていることが分かる。
【0340】
次に、レーザビームのエネルギー密度と、LPSAS膜の結晶/アモルファスピーク強度比(以下、Ic/Iaと示す。)を、図49(B)に示す。
【0341】
エネルギー密度が248mJ/cm2(試料1)及び268mJ/cm2(試料2)においては、Ic/Iaが1未満であり、大部分がアモルファスシリコンであることが分かる。
【0342】
エネルギー密度が291mJ/cm2(試料3)、315mJ/cm2(試料4)、及び342mJ/cm2(試料5)においては、Ic/Iaが3より大きく7未満であり、アモルファスシリコンとポリシリコンが混合されていることが分かる。
【0343】
エネルギー密度が370mJ/cm2(試料6)、401mJ/cm2(試料7)、及び433mJ/cm2(試料8)においては、Ic/Iaが13より大きく20未満であり、アモルファスシリコンとポリシリコンが混合されていることが分かる。また、ポリシリコンの割合が増加していることが分かる。
【0344】
エネルギー密度が467mJ/cm2(試料9)、及び502mJ/cm2(試料10)においては、Ic/Iaが23より大きく27未満であり、アモルファスシリコンとポリシリコンが混合されていることが分かる。また、ポリシリコンの割合がさらに増加していることが分かる。
【0345】
即ち、レーザビームのエネルギー密度を高くするほど、ポリシリコンが多く含まれることが分かり、微結晶シリコン膜の結晶性が高くなることが分かる。また、結晶粒が含まれる割合の高いシリコン膜を形成するためには、エネルギー密度が291mJ/cm2以上のレーザビームを照射すればよいことが分かる。
【0346】
図48及び図49から、厚さ10nmの微結晶シリコン膜を溶融させず、結晶性を高めることが可能なレーザビームのエネルギー密度の範囲は、即ちLPSAS膜を形成することが可能なエネルギー密度の範囲は、290mJ/cm2以上350mJ/cm2以下、さらには291mJ/cm2以上342mJ/cm2以下が好ましいことがわかる。
【0347】
次に、微結晶シリコン膜にレーザビームを照射したときの膜の凹凸の変化について、図50を用いて示す。
【0348】
ここでは、RF電源周波数を13.56MHz、RF電源のパワーを100Wとし、成膜温度を280℃とし、水素流量とシランガス流量の比を100:1とし、280Paの圧力で成膜した厚さ10nmの微結晶シリコン膜と、当該微結晶シリコン膜にエネルギー密度315mJ/cm2、401mJ/cm2、または467mJ/cm2のレーザビームをそれぞれ照射して形成したシリコン膜の表面粗さをノンコンタクトモードAFM(Atomic Force Microscopy)のDFM(ダイナミックフォースモード)で測定した。また、比較例として、レーザビームを照射しない微結晶シリコン膜(as−depoと示す。)の表面粗さを示した。また、図50においては、平均粗さと、自乗平均粗さと、最大高低差を示した。
【0349】
図50から、レーザビームのエネルギー密度を高くすることで、表面の凹凸が増加することが分かる。また、レーザビームのエネルギーが少なくとも401mJ/cm2以上になると、微結晶シリコン膜が溶融してしまい、結晶が二次成長してシリコンの体積移動が生じ、シリコン膜にピンホールの発生や、表面の凹凸(いわゆるリッジ)が発生・増大することが分かる。しかしながら、厚さ10nmの微結晶シリコン膜にエネルギー密度が315mJ/cm2のレーザビームを照射することで、表面の凹凸の増加を抑えつつ、結晶性を高めることが可能であることがわかる。なお、微結晶シリコン膜と基板の間に形成される膜によっては、当該膜に熱が吸収される場合があるため、上記範囲よりも高いエネルギーのレーザビームを照射する必要がある場合がある。
【実施例2】
【0350】
本実施例では、ガラス基板上に下地膜として酸化窒化シリコン膜を形成し、その上に微結晶シリコン膜を成膜した試料と、微結晶シリコン膜にレーザビームを照射した試料の、レーザビームのエネルギー密度と形成されるシリコン膜の結晶性を比較した結果を図51に示す。
【0351】
基板上に、下地膜として酸化窒化シリコン膜を形成した。ここでは、基板としてガラス基板を用いた。また、下地膜として厚さ100nmの酸化窒化シリコン膜を形成した。ここでは、RF電源周波数を60MHz、RF電源の電力を150W、成膜温度を400℃、シラン流量:一酸化二窒素流量の比を1:200、圧力40Paとして、酸化窒化シリコン膜を成膜した。
【0352】
次に、下地膜上に微結晶シリコン膜を形成した。
【0353】
微結晶シリコン膜の成膜条件を、RF電源周波数を13.56MHz、RF電源のパワーを100Wとし、成膜温度を280℃とし、水素流量とシランガス流量の比を100:1とし、280Paの圧力として、厚さ30nmの微結晶シリコン膜をガラス基板上に形成した。
【0354】
つぎに、微結晶シリコン膜にエキシマレーザビーム(波長308nm)を照射した。このときエネルギー密度と試料の対応表を表2に示す。
【0355】
【表2】
【0356】
次に、微結晶シリコン膜の結晶性をラマン散乱スペクトルで測定した結果を図51に示す。なお、アモルファスシリコンを示すピーク位置は480cm−1であり、ポリシリコンを示すピークは515〜518cm−1であり、単結晶シリコンを示すピークは520.5cm−1である。
【0357】
レーザビームを微結晶シリコン膜に照射していない試料11では、450〜500cm−1においてブロードなピークが現れており、アモルファスシリコンが含まれていることが分かる。また、515〜520cm−1に弱いピークが現れていることから微結晶シリコンが含まれていることが分かる。
【0358】
310〜360mJ/cm2のレーザビームのエネルギーを照射した試料12乃至試料17のシリコン膜においては、450〜500cm−1においてブロードなビークがなく、516〜520cm−1付近にピークが現れていることから、レーザビームを照射することにより、微結晶シリコン膜の非晶質成分が固相結晶成長し、微結晶になったことがわかる。
【実施例3】
【0359】
本実施例では、図1乃至図3に示す薄膜トランジスタの作製工程により作製した薄膜トランジスタの電気特性を測定した結果を示す。
【0360】
はじめに、薄膜トランジスタの作製工程を示す。
【0361】
図1(A)に示すように、基板50上にゲート電極51を形成した。ここでは、基板50としてガラス基板を用いた。また、ゲート電極51として、モリブデンターゲットをアルゴンでスパッタリングして厚さ150nmのモリブデン膜を形成した後、フォトリソグラフィ工程により形成したレジストマスクを用いてモリブデン膜をエッチングして、ゲート電極51としてモリブデン層を形成した。この後、レジストマスクを除去した。
【0362】
次に、ゲート電極51及び基板50上に、ゲート絶縁膜52a、52b、微結晶半導体膜53aを連続成膜した。
【0363】
ゲート絶縁膜52aとしては、厚さ123nmの窒化シリコン膜を形成した。ここでは、RF電源周波数を60MHz、RF電源の電力を100W、成膜温度を400℃、シラン流量:アンモニア流量:アルゴン流量の比を1:80:10、圧力40Paとして、窒化シリコン膜を成膜した。
【0364】
ゲート絶縁膜52bとしては、厚さ100nmの酸化窒化シリコン膜を形成した。ここでは、RF電源周波数を60MHz、RF電源の電力を150W、成膜温度を400℃、シラン流量:一酸化二窒素流量の比を1:200、圧力40Paとして、酸化窒化シリコン膜を成膜した。
【0365】
次に、反応室の内壁に保護膜を形成した。保護膜として厚さ100nmのアモルファスシリコン膜を形成した。ここでは、RF電源周波数を13.56MHz、RF電源の電力を60W、成膜温度を280℃、シラン流量を100sccm、圧力280Paとして、アモルファスシリコン膜を成膜した。
【0366】
次に、反応室に基板を搬入して、ゲート絶縁膜52b上に微結晶半導体膜53aを形成した。微結晶半導体膜53aとしては、厚さ30nmの微結晶シリコン膜を形成した。ここでは、RF電源周波数を13.56MHz、RF電源の電力を100W、成膜温度を280℃、シラン流量:水素流量の比を1:100、圧力280Paとして、微結晶シリコン膜を成膜した。なお、当該工程の前に、反応室の内壁にa−Siを成膜した。
【0367】
次に、微結晶半導体膜53a表面に形成される自然酸化膜をフッ酸で除去した後、微結晶半導体膜53aにレーザビームを照射して、図1(B)に示すLPSAS膜53bを形成した。ここでは、大気雰囲気で、380mJ/cm2のエキシマレーザ光を照射した。この後、フッ酸を用いてLPSAS膜53b表面の酸化膜を除去した。
【0368】
次に、図1(C)に示すように、LPSAS膜53b上にバッファ層54及び一導電型を付与する不純物元素が添加された半導体膜55を形成した。
【0369】
バッファ層54としては、厚さ80nmの非晶質シリコン膜を形成した。ここでは、RF電源周波数を13.56MHz、RF電源の電力を60W、成膜温度を280℃、シラン流量:水素流量の比を14:15、圧力170Paとし、非晶質シリコン膜を成膜した。
【0370】
一導電型を付与する不純物元素が添加された半導体膜55としては、厚さ50nmのリンが添加された非晶質シリコン膜を形成した。ここでは、RF電源周波数を13.56MHz、RF電源の電力を60W、成膜温度を280℃、シラン流量:0.5%フォスフィン(水素希釈)流量の比を10:17、圧力170Paとし、リンが添加された非晶質シリコン膜を成膜した。
【0371】
次に、一導電型を付与する不純物元素が添加された半導体膜55上にレジストを塗布した後、フォトリソグラフィ工程によりレジストマスク56を形成し、レジストマスク56を用いて、LPSAS膜53b、バッファ層54、及び一導電型を付与する不純物元素が添加された半導体膜55をエッチングして、図2(A)に示すように、島状の半導体層を形成した。ここでは、平行平板型RIE(reactive ion etching)装置を用い、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)パワー150W、バイアスパワー40W、圧力1.0Pa、エッチングガスに流量100sccmの塩素を用い、エッチング時間を100秒としたエッチング条件で、LPSAS膜53b、バッファ層54、及び一導電型を付与する不純物元素が添加された半導体膜55をエッチングし、島状のLPSAS膜61、バッファ層62、及び一導電型を付与する不純物元素が添加された半導体膜63を形成した。この後、レジストマスク56を除去した。
【0372】
次に、図2(B)に示すように、島状のLPSAS膜61、バッファ層62、及び一導電型を付与する不純物元素が添加された半導体膜63を覆う導電膜65を形成した。ここでは、3層積層された導電膜65a〜65cの代わりに、単層で形成された導電膜65を形成する。具体的には、モリブデンターゲットをアルゴンでスパッタリングして厚さ300nmのモリブデン層を形成した。
【0373】
次に、導電膜65上にレジストを塗布した後、フォトリソグラフィ工程によりレジストマスク66を形成し、当該レジストマスク66を用いて導電膜65をウエットエッチングして、図2(C)に示すように、導電膜71を形成した。なお、本実施例では、導電膜71の平面形状は、C字状ではなく並行型である。
【0374】
次に、レジストマスク66を用いて一導電型を付与する不純物元素が添加された半導体膜63をエッチングして、図3(A)に示すように、一対の一導電型を付与する不純物元素が添加された半導体膜72を形成した。なお、当該工程において、バッファ層の表面も一部エッチングされ、バッファ層73となった。ここでは、平行平板型RIE装置を用い、ICPパワー150W、バイアスパワー40W、圧力1.0Pa、エッチングガスに流量100sccmの塩素を用い、エッチング時間を44秒としたエッチング条件で、バッファ層62、及び一導電型を付与する不純物元素が添加された半導体膜63をエッチングした。この後、レジストマスクを除去した。
【0375】
次に、バッファ層73、及び一対の一導電型を付与する不純物元素が添加された半導体膜72表面に塩素プラズマを照射し、バッファ層73に残留する不純物を除去した。ここでは、ソースパワー2000W、圧力0.67Pa、エッチングガスに流量100sccmの塩素を用い、エッチング時間を30秒としたエッチング条件で、バッファ層62の表面をエッチングした。
【0376】
次に、絶縁膜76を形成した。ここでは、RF電源周波数を13.56MHz、RF電源の電力を150W、成膜温度を280℃、シラン流量:アンモニア流量:窒素流量:水素流量の比を2:22:45:45、圧力160Paとし、絶縁膜76として厚さ300nmの窒化シリコン膜を成膜した。
【0377】
次に、絶縁膜76上にレジストを塗布した後、フォトリソグラフィ工程により形成したレジストマスクを用いて絶縁膜76の一部をドライエッチングして、導電膜を露出した。また、絶縁膜及びゲート絶縁膜52a、52bの一部をドライエッチングして、ゲート電極51を露出した。ここでは、平行平板型RIE装置を用い、ICPパワー475W、バイアスパワー300W、圧力5.5Pa、流量50sccmのCHF3及び流量100sccmのヘリウムを用いてプラズマを発生させた後、エッチングガスとして、流量7.5sccmのCHF3及び流量142.5sccmのヘリウムを用いてエッチング時間を92秒としたエッチング条件で、絶縁膜76及びゲート絶縁膜52bをエッチングした。次に、上記と同様の条件で、エッチング時間を71秒として、ゲート絶縁膜52aをエッチングした。この後、レジストマスクを除去した。
【0378】
次に、絶縁膜76上に導電層を形成した。ここでは、スパッタリング法により導電層として厚さ50nmのITOを形成した。なお、当該ITOは形成しなくともよい。
【0379】
以上の工程により、図3(C)に示すような薄膜トランジスタを形成した。
【0380】
こののち、薄膜トランジスタの電気特性を測定した結果を図52に示す。なお、本実施例の薄膜トランジスタのチャネル長を6μm、チャネル幅を25μmとして形成した。また、ドレイン電圧が1V及び14Vの電流電圧特性を実線で示し、ドレイン電圧が1Vのときの電界効果移動度を破線で示した。最大電界効果移動度は、15cm2/V・sであった。以上により、アモルファスシリコンや微結晶シリコン膜をチャネル形成領域に用いた薄膜トランジスタと比較して、LPSAS膜をチャネル形成領域に用いて移動度の高い薄膜トランジスタを作製することが可能である。
【図面の簡単な説明】
【0381】
【図1】本発明の表示装置の作製方法を説明する断面図である。
【図2】本発明の表示装置の作製方法を説明する断面図である。
【図3】本発明の表示装置の作製方法を説明する断面図である。
【図4】本発明の表示装置の作製方法を説明する上面図である。
【図5】本発明の表示装置の作製方法を説明する断面図である。
【図6】本発明の表示装置の作製方法を説明する断面図である。
【図7】本発明の発光装置の作製方法を説明する断面図である。
【図8】本発明の表示装置の作製方法を説明する上面図である。
【図9】本発明の表示装置の作製方法を説明する断面図である。
【図10】本発明の表示装置の作製方法を説明する断面図である。
【図11】本発明の表示装置の作製方法を説明する断面図である。
【図12】本発明の表示装置の作製方法を説明する上面図である。
【図13】本発明の表示装置の作製方法を説明する断面図である。
【図14】本発明の表示装置の作製方法を説明する断面図である。
【図15】本発明の発光装置の作製方法を説明する断面図である。
【図16】本発明の表示装置の作製方法を説明する上面図である。
【図17】本発明の表示装置の作製方法を説明する断面図である。
【図18】本発明の表示装置の作製方法を説明する断面図である。
【図19】本発明の発光装置の作製方法を説明する断面図である。
【図20】本発明に適用可能な半導体製造装置を説明する上面図である。
【図21】本発明に適用可能な光学系を説明する図である。
【図22】本発明に適用可能な多階調マスクを説明する図である。
【図23】本発明の液晶表示装置を説明する図である。
【図24】本発明の液晶表示装置を説明する図である。
【図25】本発明の液晶表示装置を説明する図である。
【図26】本発明の液晶表示装置を説明する図である。
【図27】本発明の液晶表示装置を説明する図である。
【図28】本発明の液晶表示装置を説明する図である。
【図29】本発明の液晶表示装置を説明する図である。
【図30】本発明の液晶表示装置を説明する図である。
【図31】本発明の液晶表示装置を説明する図である。
【図32】本発明の液晶表示装置を説明する図である。
【図33】本発明の液晶表示装置を説明する図である。
【図34】本発明の液晶表示装置を説明する図である。
【図35】本発明の液晶表示装置を説明する図である。
【図36】本発明の液晶表示装置を説明する図である。
【図37】本発明の発光装置の作製方法を説明する断面図である。
【図38】本発明の発光装置に適用可能な画素を説明する断面図である。
【図39】本発明の表示パネルを説明する斜視図である。
【図40】本発明の発光装置を用いた電子機器を説明する斜視図である。
【図41】本発明の発光装置を用いた電子機器を説明する図である。
【図42】本発明の表示装置の構成を説明するブロック図である。
【図43】本発明の表示装置の駆動回路の構成を説明する等価回路図である。
【図44】本発明の表示装置の駆動回路の構成を説明する等価回路図である。
【図45】本発明の表示装置の駆動回路のレイアウトを説明する上面図である。
【図46】本発明の液晶表示パネルを説明する上面図及び断面図である。
【図47】本発明の発光表示パネルを説明する上面図及び断面図である。
【図48】実施例1により得られた微結晶半導体膜をSEMで測定した結果を示す図である。
【図49】実施例1により得られた微結晶半導体膜をラマン分光法で測定した結果を示す図である。
【図50】実施例1により得られた微結晶半導体膜をDFMで測定した結果を示す図である。
【図51】実施例2により得られた微結晶半導体膜をラマン分光法で測定した結果を示す図である。
【図52】実施例3により得られた薄膜トランジスタの電気特性を示す図である。
【技術分野】
【0001】
本発明は、少なくとも画素部に薄膜トランジスタを用いた表示装置の作製方法に関する。
【背景技術】
【0002】
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)をチャネル形成領域に用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【0003】
画像表示装置のスイッチング素子として、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタ、または多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタ等が用いられている。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工して、非晶質シリコン膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている。
【0004】
また、画像表示装置のスイッチング素子として、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタが用いられている(特許文献1及び2)。
【0005】
また、従来の薄膜トランジスタの作製方法として、ゲート絶縁膜上にアモルファスシリコン膜を成膜した後、その上面に金属膜を形成し、当該金属膜にダイオードレーザを照射して、アモルファスシリコン膜をマイクロクリスタルシリコン膜に改質するものが知られている。この方法によれば、アモルファスシリコン膜上に形成した金属膜は、ダイオードレーザの光エネルギーを熱エネルギーに変換するためのものであり、薄膜トランジスタの完成のためにはその後除去されるべきものであった。すなわち、金属膜からの伝導加熱によってのみアモルファスシリコン膜が加熱され、マイクロクリスタルシリコン膜を形成する方法である。
【特許文献1】特開平4−242724号公報
【特許文献2】特開2005−49832号公報
【非特許文献1】トシアキ・アライ(Toshiaki Arai)他、エス・アイ・ディー 07 ダイジェスト(SID 07 DIGEST)、2007、p.1370−1373
【発明の開示】
【発明が解決しようとする課題】
【0006】
多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタに比べて移動度が2桁以上高く、半導体表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかしながら、非晶質半導体膜をチャネル形成領域に用いた場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まるという問題がある。
【0007】
また、微結晶半導体膜をチャネル形成領域に用いた逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜及び微結晶半導体膜の界面領域における結晶性が低く、薄膜トランジスタの電気的特性が悪いという問題がある。
【0008】
上述した問題に鑑み、本発明は、電気特性が優れ、信頼性の高い薄膜トランジスタを有する表示装置を生産性よく作製する方法を提案することを課題とする。
【課題を解決するための手段】
【0009】
ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に微結晶半導体膜を成膜し、微結晶半導体膜の表面からレーザビームを照射して微結晶半導体膜の結晶性を改善する。次に、結晶性が改善された微結晶半導体膜をチャネル形成領域に用いて薄膜トランジスタを形成することを特徴とする。
【0010】
また、結晶性が改善された微結晶半導体膜上にバッファ層を形成し、バッファ層上にソース領域及びドレイン領域、並びにソース配線及びドレイン配線を形成することで、薄膜トランジスタを形成する。
【0011】
微結晶半導体膜にレーザビームを照射することで、ゲート絶縁膜と微結晶半導体膜の界面における結晶性が改善され、チャネル形成領域が微結晶半導体膜で形成されるボトムゲート構造のトランジスタを形成することが可能であり、薄膜トランジスタの電気的特性を向上させることができる。
【0012】
結晶性が改善された微結晶半導体膜と、ソース領域及びドレイン領域との間に、バッファ層が形成されている。微結晶半導体膜はチャネル形成領域として機能する。また、バッファ層は、微結晶半導体膜の酸化を防止すると共に、高抵抗領域として機能する。微結晶半導体膜とソース領域及びドレイン領域との間に、バッファ層が形成されているため、移動度が高く、且つリーク電流が少なく、耐圧が高い。
【0013】
バッファ層としては、非晶質半導体膜があり、更には、窒素、水素、またはハロゲンのいずれか一つ以上を含む非晶質半導体膜であることが好ましい。非晶質半導体膜に、窒素、水素、またはハロゲンのいずれか一つを含むことで、微結晶半導体膜に含まれる結晶粒が酸化されることを低減することが可能である。
【0014】
バッファ層は、プラズマCVD法、スパッタリング法等で形成することができる。また、非晶質半導体膜を形成した後、非晶質半導体膜の表面を窒素プラズマ、水素プラズマ、またはハロゲンプラズマで処理して非晶質半導体膜の表面を窒素化、水素化またはハロゲン化することができる。
【0015】
バッファ層を微結晶半導体膜の表面に設けることで、微結晶半導体膜に含まれる結晶粒の酸化を低減することが可能であるため、薄膜トランジスタの電気特性の劣化を低減することができる。
【0016】
また、微結晶半導体膜をチャネル形成領域に用い、薄膜トランジスタ(TFT)を作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示装置を作製する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、その移動度が1〜20cm2/V・secと、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタの2〜20倍の移動度を有しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【0017】
また、表示装置としては、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electro Luminescence)、有機EL等が含まれる。
【0018】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。さらに本発明は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【0019】
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible printed circuit)もしくはTAB(Tape Automated Bonding)テープもしくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。
【発明の効果】
【0020】
本発明により、電気特性が優れ、信頼性の高い薄膜トランジスタを有する表示装置を生産性よく作製することができる。
【発明を実施するための最良の形態】
【0021】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【0022】
(実施の形態1)
本実施の形態では、表示装置に用いられる薄膜トランジスタの作製工程について、図1乃至図19を用いて説明する。図1乃至図3、図5乃至図7、図9乃至図11、図13乃至図15、図17乃至図19は、薄膜トランジスタの作製工程を示す断面図であり、図4、図8、図12、及び図16は、一画素における薄膜トランジスタ及び画素電極の接続領域の上面図である。
【0023】
微結晶半導体膜を有する薄膜トランジスタは、p型よりもn型の方が、移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、nチャネル型の薄膜トランジスタを用いて説明する。
【0024】
図1(A)に示すように、基板50上にゲート電極51を形成する。基板50は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板50がマザーガラスの場合、基板の大きさは、第1世代(320mm×400mm)、第2世代(400mm×500mm)、第3世代(550mm×650mm)、第4世代(680mm×880mm、または730mm×920mm)、第5世代(1000mm×1200mmまたは1100mm×1250mm)、第6世代1500mm×1800mm)、第7世代(1900mm×2200mm)、第8世代(2160mm×2460mm)、第9世代(2400mm×2800mm、2450mm×3050mm)、第10世代(2950mm×3400mm)等を用いることができる。
【0025】
ゲート電極51は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅などの金属材料またはその合金材料(アルミニウム・ネオジム合金、アルミニウム・セレン合金等)を用いて形成する。ゲート電極51は、スパッタリング法や真空蒸着法で基板50上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。なお、密着性向上のために、上記金属材料またはその窒化物膜で形成されるバリア層と上記金属材料の積層構造としてもよい。代表的には、モリブデン及びアルミニウムの積層、チタン及びアルミニウムの積層、窒化チタン及びアルミニウムの積層、窒化タンタル及びアルミニウムの積層、モリブデン及び銅の積層、窒化チタン及び銅の積層、窒化タンタル及び銅の積層等がある。また、ゲート電極51上に形成されるゲート絶縁膜への上記金属材料が拡散するのを防止するため、上記金属材料と、上記金属材料またはその窒化物膜で形成されるバリア層との積層構造としてもよい。さらには、上記バリア層、上記金属材料、上記バリア層の3層構造としてもよい。ここでは、基板50上に導電膜としてモリブデン膜をスパッタリング法により成膜し、第1のフォトマスクを用いて形成したレジストマスクを用いて基板50上に形成された導電膜をエッチングしてゲート電極を形成する。
【0026】
ゲート電極51は厚さ50nm以上300nm以下で形成する。ゲート電極51の厚さを50nm以上100nm以下とすることで、後に形成される半導体膜や配線の段切れ防止が可能である。また、ゲート電極51の厚さを150nm以上300nm以下とすることで、ゲート電極51の抵抗を低減することが可能であり、基板の大面積化が可能である。
【0027】
なお、ゲート電極51上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線も同時に形成することができる。
【0028】
次に、ゲート電極51上に、ゲート絶縁膜52a、52b、微結晶半導体膜53aを形成する。
【0029】
ゲート絶縁膜52a、52bはそれぞれ、CVD法やスパッタリング法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜で形成することができる。ここでは、ゲート絶縁膜52aとして窒化シリコン膜または窒化酸化シリコン膜を形成し、ゲート絶縁膜52bとして酸化シリコン膜または酸化窒化シリコン膜を形成して、積層する形態を示す。なお、ゲート絶縁膜を2層とせず、基板側から窒化シリコン膜または窒化酸化シリコン膜と、酸化シリコン膜または酸化窒化シリコン膜と、窒化シリコン膜または窒化酸化シリコン膜との順に3層積層して形成することができる。また、ゲート絶縁膜を、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜の単層で形成することができる。
【0030】
ゲート絶縁膜52aを窒化シリコン膜、または窒化酸化シリコン膜を用いて形成することで、基板50とゲート絶縁膜52aの密着力が高まり、基板50としてガラス基板を用いた場合、基板50からの不純物が微結晶半導体膜に拡散するのを防止することが可能であり、さらにゲート電極51の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、ゲート絶縁膜52a、52bはそれぞれ厚さ50nm以上であると、ゲート電極51の凹凸による被覆率の低減を緩和することが可能であるため好ましい。
【0031】
また、ゲート絶縁膜52bが、酸化シリコン膜、または酸化窒化シリコン膜の場合、ゲート絶縁膜52bの表面に厚さ1nm以上5nm以下の窒化シリコン膜を形成することで、微結晶半導体膜にレーザビームが照射されるときに、微結晶半導体膜及びゲート絶縁膜52bの界面において、微結晶半導体膜の表面が酸化されるのを防止することができる。当該窒化シリコン膜の形成方法としては、プラズマCVD法、スパッタリング法等がある。または、ゲート絶縁膜52bの表面を窒素プラズマ処理してもよい。このときの窒素プラズマとして、マイクロ波プラズマにより生成された窒素ラジカルを用いてゲート絶縁膜52bの表面を窒化することで、ゲート絶縁膜52bの表面に窒素シリコン膜を形成することができる。
【0032】
ここでは、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)及び水素前方散乱法(HFS:Hydrogen Forward Scattering)を用いて測定した場合に、組成範囲として酸素が50〜70原子%、窒素が0.5〜15原子%、シリコンが25〜35原子%、水素が0.1〜10原子%の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、RBS及びHFSを用いて測定した場合に、組成範囲として酸素が5〜30原子%、窒素が20〜55原子%、シリコンが25〜35原子%、水素が10〜30原子%の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を100原子%としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【0033】
微結晶半導体膜53aは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が0.5〜20nmの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結晶半導体と非晶質半導体とが混在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す520.5cm−1よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す520.5cm−1とアモルファスシリコンを示す480cm−1の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手(ダングリングボンド)を終端するため水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許4,409,134号で開示されている。
【0034】
この微結晶半導体膜は、周波数が数十MHz〜数百MHzの高周波プラズマCVD装置、または周波数が1GHz以上のマイクロ波プラズマCVD装置により形成することができる。代表的には、SiH4、Si2H6などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を6倍以上1000倍以下、好ましくは50倍以上200倍以下、更に好ましくは100以上150倍以下とする。なお、水素化珪素の代わりに、SiH2Cl2、SiHCl3、SiCl4、SiF4等を用いることができる。
【0035】
また、微結晶半導体膜は、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いn型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体膜に対しては、p型を付与する不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。p型を付与する不純物元素としては、代表的には硼素であり、B2H6、BF3などの不純物気体を1ppm〜1000ppm、好ましくは1〜100ppmの割合で水素化珪素に混入させると良い。そしてボロンの濃度を、例えば1×1014〜6×1016atoms/cm3とすると良い。
【0036】
また、微結晶半導体膜の酸素濃度を、5×1019atoms/cm3以下、好ましくは1×1019atoms/cm3以下、窒素及び炭素の濃度それぞれを3×1018atoms/cm3以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜がn型化になることを防止することができる。
【0037】
微結晶半導体膜53aは、1nm以上厚く200nm以下、好ましくは1nm以上100nm以下、好ましくは1nm以上50nm以下、好ましくは1nm以上30nm以下、好ましくは1nm以上20nm以下、好ましくは1nm以上15nm未満で形成する。微結晶半導体膜53aは後に形成される薄膜トランジスタのチャネル形成領域として機能する。微結晶半導体膜53aの厚さを1nm以上50nm以下とすることで、後に形成される薄膜トランジスタは、完全空乏型となる。また、微結晶半導体膜53aは成膜速度が非晶質半導体膜の成膜速度の1/10〜1/100と遅いため、膜厚を薄くすることでスループットを向上させることができる。また、微結晶半導体膜53aの膜厚を1nm以上30nm以下、好ましくは5nm以上20nm以下とすることで、後に微結晶半導体膜に照射されるレーザビームの吸収率を高めやすい。
【0038】
また、微結晶半導体膜53aを成膜する前に、ゲート絶縁膜52bの表面を水素プラズマ処理してもよい。水素プラズマ処理することにより、ゲート絶縁膜及び微結晶半導体膜の界面における格子歪を低減することが可能であり、ゲート絶縁膜及び微結晶半導体膜の界面特性を向上させることができる。このため、後に形成される薄膜トランジスタの電気特性を向上させることができる。
【0039】
次に、微結晶半導体膜53a表面からレーザビーム57を照射する。レーザビーム57のエネルギーは微結晶半導体膜が溶融しないエネルギーで照射する。すなわち、本形態によるレーザ処理(Laser Process、以下「LP」ともいう。)は、輻射加熱により微結晶半導体膜53aを溶融させないで行う固相結晶成長によるものである。すなわち、堆積された微結晶半導体膜53aが固相から液相になる直前の臨界領域を利用するものであり、その意味において「臨界成長」ともいうことができる。
【0040】
レーザビーム57は微結晶半導体膜53aとゲート絶縁膜52bの界面にまで作用させることができる。それにより、微結晶半導体膜53aにおける結晶を種として、固相結晶成長し、結晶性が改善された微結晶半導体膜53bを形成することができる。代表的には、微結晶半導体膜53aの表面側における結晶を種として、該表面からゲート絶縁膜の界面において固相結晶成長し、結晶性が改善された微結晶半導体膜53bを形成することができる。また、微結晶半導体膜53aの膜中における結晶を種として、当該領域から微結晶半導体膜53bの表面及びゲート絶縁膜の界面へ固相結晶成長し、結晶性が改善された微結晶半導体膜53bを形成することができる。(図1(B)参照)。LP処理による固相結晶成長は、結晶粒径を拡大させるものではなく、むしろ膜の厚さ方向における結晶性を改善するものである。即ち、LP処理により、ゲート絶縁膜界面領域の結晶性が改善され、ボトムゲート構造を有する薄膜トランジスタの電気的特性を向上させる作用を奏する。
【0041】
このような臨界成長においては、従来の低温ポリシリコンで見られた表面の凹凸(リッジと呼ばれる凸状体)が形成されず、LP処理後の微結晶半導体膜53bの表面は平滑性が保たれていることも特徴である。本形態におけるように、成膜後の微結晶半導体膜53aに直接的にレーザビーム57を作用させて得られる結晶性の半導体膜は、従来における堆積されたままの微結晶半導体膜、伝導加熱により改質された微結晶半導体膜(非特許文献1におけるもの)とは、その成長メカニズム及び膜質が明らかに異なっている。本明細書では、成膜後の微結晶半導体膜53aにLP処理を行って得られる微結晶半導体膜53bをLPSAS(Laser Process Semi Amorphous Semiconductor)膜53bと呼ぶ。
【0042】
また、LPSAS膜53bは微結晶で構成されているため、非晶質半導体膜と比較して抵抗率が低い。このため、LPSAS膜53bをチャネル形成領域に用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域にLPSAS膜53bを用いることで、薄膜トランジスタの閾値の変動を抑制することが可能である。このため、電気特性のばらつきの少ない表示装置を作製することができる。
【0043】
また、LPSAS膜53bは非晶質半導体膜と比較して移動度が高い。このため、表示素子のスイッチングとして、チャネル形成領域がLPSAS膜53bで形成される薄膜トランジスタを用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することが可能である。このため、一画素あたりに示す薄膜トランジスタの面積が小さくなり、画素の開口率を高めることが可能である。この結果、解像度の高い表示装置を作製することができる。
【0044】
レーザビーム57として、エキシマレーザを用いる場合はパルス発振周波数1Hz以上10MHz未満、好ましくは100Hz〜10kHzとし、レーザエネルギーを0.2〜0.45J/cm2、好ましくは0.2〜0.35J/cm2、更に好ましくは代表的には0.2〜0.3J/cm2とする。また、YAGレーザを用いる場合にはその第3高調波を用いパルス発振周波数1Hz以上10MHz未満とし、レーザエネルギーを0.2〜0.35J/cm2(代表的には0.2〜0.3J/cm2)とすると良い。
【0045】
レーザビーム57を発振するレーザ発振器としては、パルス発振または連続発振することが可能なレーザ発振器を用いることができる。また、レーザ波長は、半導体膜に効率よくレーザビームが吸収されるように可視〜紫外領域(800nm以下)、好ましくは紫外領域(400nm以下)とする。波長が300nm〜400nmの紫外領域のレーザビームを照射することで、微結晶半導体膜に効率良く吸収される。レーザ発振器としては、KrF、ArF、XeCl、XeF等のエキシマレーザ発振器、N2、He、He−Cd、Ar、He−Ne、HF、CO2等の気体レーザ発振器、YAG、GdVO4、YVO4、YLF、YAlO3、ScO3、Lu2O3、Y2O3などの結晶にCr、Nd、Er、Ho、Ce、Co、Ti、Yb、又はTmをドープした結晶を使った固体レーザ発振器、KGWレーザ、KYWレーザ、アレキサンドライトレーザ、Ti:サファイアレーザ等固体レーザ、ヘリウムカドミウムレーザ等の金属蒸気レーザ発振器等を用いることができる。なお、固体レーザ発振器においては、基本波の第2高調波〜第5高調波を適用するのが好ましい。
【0046】
レーザビーム57として波長400nm以下、代表的には308nmのエキシマレーザビームや、YAGレーザの第3高調波(355nm)を用いる。
【0047】
LP処理は矩形長尺状に集光し、レーザビームを照射対象物の表面で線状にすることで、例えば730mm×920mmのガラス基板上の微結晶半導体膜53aを1回のレーザビームスキャンで処理することができる。この場合、線状レーザビームを重ね合わせる割合(オーバーラップ率)を0〜95%(好ましくは0〜67%)として行う。これにより、基板1枚当たりの処理時間が短縮され、生産性を向上させることができる。レーザビームの形状は線状に限定されるものでなく面状としても同様に処理することができる。また、本LP処理は前記ガラス基板のサイズに限定されず、さまざまな大きさの基板に適用することができる。
【0048】
また、レーザビーム57として、連続発振のレーザビームを用いる場合、ポリゴンミラーやガルバノミラーを発振器及び基板の間に設け、レーザビームを高速で走査することで、LP処理のスループットを向上させることが可能であり、例えば730mm×920mmのガラス基板や更にそれより大きいガラス基板上に形成される微結晶半導体膜をLP処理することが可能である。
【0049】
なお、アルゴン雰囲気、水素雰囲気、アルゴン及び水素雰囲気、窒素雰囲気等でレーザビーム57を微結晶半導体膜53aに照射してもよい。このように、不活性な雰囲気でレーザビームを微結晶半導体膜53aに照射することで、LPSAS膜53bの表面に酸化膜が形成されにくい。
【0050】
また、微結晶半導体膜53aにレーザビーム57を照射する前に、微結晶半導体膜53aの表面を洗浄することで、微結晶半導体膜53a表面に付着する不純物がレーザビーム57の照射により、微結晶半導体膜中に混入するのを防ぐことができる。
【0051】
また、微結晶半導体膜53aにレーザビーム57を照射すると共に、微結晶半導体膜53aを加熱してもよい。代表的には、基板50を300℃〜400℃で加熱しながら、レーザビーム57を照射することで、微結晶半導体膜53aの結晶性を高めることが可能である。または、微結晶半導体膜53aにレーザビームを照射すると共に、強光を照射して、瞬間的に微結晶半導体膜53aの温度を上昇させてもよい。強光の代表例としては、赤外光、特に1μm〜2μmにピークを有する赤外光(好ましくはハロゲン光(1.3μm))を用いることができる。
【0052】
なお、LPSAS膜53bの表面に酸化膜が形成された場合、当該酸化膜をウエットエッチングで除去することが好ましい。この結果、LPSAS膜53bとバッファ層54界面に形成される絶縁膜によるキャリアの移動の阻害を低減することが可能である。
【0053】
更には、LPSAS膜53bをエッチングしてLPSAS膜の厚さを薄くしてもよい。LPSAS膜の厚さを1nm以上50nm以下とすることで、完全空乏型の薄膜トランジスタを作製することができる。
【0054】
次に、図1(C)に示すように、LPSAS膜53b上にバッファ層54及び一導電型を付与する不純物元素が添加された半導体膜55を形成する。次に、一導電型を付与する不純物元素が添加された半導体膜55上にレジストマスク56を形成する。
【0055】
バッファ層54は、SiH4、Si2H6などの水素化珪素を用いて、プラズマCVD法により形成することができる。また、上記水素化珪素を、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成することができる。水素化珪素の流量の1倍以上10倍以下、更に好ましくは1倍以上5倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と窒素またはアンモニアとを用いることで、窒素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と、フッ素、塩素を含む気体(F2、Cl2、HF、HCl等)を用いることで、フッ素または塩素を含む非晶質半導体膜を形成することができる。なお、水素化珪素の代わりに、SiH2Cl2、SiHCl3、SiCl4、SiF4等を用いることができる。
【0056】
また、バッファ層54は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパッタリングして非晶質半導体膜を形成することができる。このとき、アンモニア、窒素、またはN2Oを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成することができる。また、雰囲気中にフッ素、または塩素を含む気体(F2、Cl2、HF、HCl等)を含ませることにより、フッ素、または塩素を含む非晶質半導体膜を形成することができる。
【0057】
また、バッファ層54として、LPSAS膜53bの表面にプラズマCVD法またはスパッタリング法により非晶質半導体膜を形成した後、非晶質半導体膜の表面を水素プラズマ、窒素プラズマ、またはハロゲンプラズマで処理して、非晶質半導体膜の表面を水素化、窒素化、またはハロゲン化してもよい。または、非晶質半導体膜の表面を、ヘリウムプラズマ、ネオンプラズマ、アルゴンプラズマ、クリプトンプラズマ等で処理してもよい。
【0058】
バッファ層54は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このため、周波数が数十MHz〜数百MHzの高周波プラズマCVD法、またはマイクロ波プラズマCVD法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条件を制御することが好ましい。
【0059】
バッファ層54は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる場合があるが、そのときに、バッファ層54の一部が残存する厚さで形成することが好ましい。代表的には、30nm以上500nm以下、好ましくは50nm以上300nm以下の厚さで形成することが好ましい。薄膜トランジスタの印加電圧の高い(例えば15V程度)表示装置、代表的には液晶表示装置において、バッファ層54の膜厚を上記範囲に示すように厚く形成すると、ドレイン耐圧が高くなり、バッファ層における電界集中が低減し、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタの劣化を低減することができる。
【0060】
なお、バッファ層54には、リンやボロン等の一導電型を付与する不純物元素が添加されていないことが好ましい。特に、閾値を制御するためにLPSAS膜53bに含まれるボロン、または一導電型を付与する不純物元素が添加された半導体膜に含まれるリンがバッファ層54に混入されないことが好ましい。この結果、PN接合によるリーク電流の発生領域をなくすことで、リーク電流の低減を図ることができる。また、一導電型を付与する不純物元素が添加された半導体膜とLPSAS膜53bとの間に、リンやボロン等の一導電型を付与する不純物元素が添加されない非晶質半導体膜を形成することで、LPSAS膜53bとソース領域及びドレイン領域それぞれに含まれる不純物が拡散するのを妨げることが可能である。
【0061】
LPSAS膜53bの表面に、非晶質半導体膜、更には水素、窒素、またはハロゲンを含む非晶質半導体膜を形成することで、LPSAS膜53bに含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化シリコンが形成される。しかしながら、LPSAS膜53bの表面にバッファ層54を形成することで、結晶粒の酸化を防ぐことができる。また、バッファ層を形成することで、後にソース領域及びドレイン領域を形成する際に発生するエッチング残渣がLPSAS膜53bに混入することを防ぐことができる。
【0062】
また、バッファ層54は、非晶質半導体膜を用いて形成する。または、水素、窒素、若しくはハロゲンを含む非晶質半導体膜で形成する。非晶質半導体膜のエネルギーギャップがLPSAS膜53bに比べて大きく(非晶質半導体膜のエネルギーギャップは1.6〜1.8eV、LPSAS膜53bのエネルギーギャップは1.1〜1.5eV)、また抵抗が高く、移動度が低く、LPSAS膜53bの1/5〜1/10である。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、LPSAS膜53bとの間に形成されるバッファ層は高抵抗領域として機能し、LPSAS膜53bがチャネル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。
【0063】
なお、LPSAS膜53bを形成した後、プラズマCVD法によりバッファ層54を300℃〜400℃の温度にて成膜することが好ましい。この成膜処理によりバッファ層に含まれる水素がLPSAS膜53bに供給され、LPSAS膜53bを水素化したのと同等の効果が得られる。すなわち、LPSAS膜53b上にバッファ層54を堆積することにより、LPSAS膜53bに水素を拡散させて、ダングリングボンドの終端をすることができる。
【0064】
一導電型を付与する不純物元素が添加された半導体膜55は、nチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にPH3などの不純物気体を加えれば良い。また、pチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にB2H6などの不純物気体を加えれば良い。一導電型を付与する不純物元素が添加された半導体膜55は、微結晶半導体、または非晶質半導体で形成することができる。さらには一導電型を付与する不純物元素が添加された半導体膜55を、一導電型を付与する不純物元素が添加された非晶質半導体膜と、一導電型を付与する不純物元素が添加された微結晶半導体膜との積層で形成してもよい。バッファ層54側に一導電型を付与する不純物元素が添加された非晶質半導体膜を形成し、その上に一導電型を付与する不純物元素が添加された微結晶半導体膜を形成することで、抵抗率が厚さ方向で段階的になるため、キャリアが流れやすくなり、移動度を高めることができる。一導電型を付与する不純物元素が添加された半導体膜55は2nm以上50nm以下の厚さで形成する。一導電型を付与する不純物元素が添加された半導体膜55の膜厚を、薄くすることでスループットを向上させることができる。
【0065】
ここで、ゲート絶縁膜52a、52bから一導電型を付与する不純物元素が添加された半導体膜55を大気に触れさせずに形成することが可能なマルチチャンバー方式の半導体製造装置について、図20を用いて示す。少なくとも、ゲート絶縁膜52a、52b、微結晶半導体膜53aを連続的に形成することが好ましい。さらには、ゲート絶縁膜52a、52b及び微結晶半導体膜53aの成膜、微結晶半導体膜53aのレーザ照射工程、並びにバッファ層54の成膜を大気に触れさせることなく連続的に行うことで、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【0066】
図20はマルチチャンバー方式の半導体製造装置の上断面を示す模式図であり、共通室1120の周りに、ロード室1110、アンロード室1115、反応室(1)〜反応室(3)1111〜1113と、レーザ照射室1206を備えた構成となっている。共通室1120と各室の間にはゲートバルブ1122〜1127が備えられ、各室で行われる処理が、相互に干渉しないように構成されている。また、レーザ照射室1206には光学系1214と、レーザ発振装置1213が設けられる。基板はロード室1110、アンロード室1115のカセット1128、1129に装填され、共通室1120の搬送手段1121により反応室(1)〜反応室(3)1111〜1113へ運ばれる。この装置では、堆積膜種ごとに反応室をあてがうことが可能であり、複数の異なる被膜を大気に触れさせることなく連続して形成することができる。
【0067】
レーザ発振装置1213及び光学系1214の一例として、線状のレーザビームを照射することが可能な形態を、図21を用いて示す。
【0068】
図20に示すレーザ発振装置1213が図21のレーザ発振器401に相当し、図20に示す光学系1214が図21のビームエキスパンダ402、ビームホモジナイザ403、ビームホモジナイザ405、シリンドリカルレンズ406、ダブレットシリンドリカルレンズ407、スリット408に相当する。また、図20のレーザ照射室1206のステージ1212上に、図21に示す基板50が搭載される。また、ステージ1212に基板50を加熱する加熱手段を設けることができる。
【0069】
図21(A)は、線状のレーザビームを照射することが可能な光学系の側面図であり、図21(B)は、線状のレーザビームを照射することが可能な光学系の平面図である。
【0070】
図21(A)及び図21(B)に示すように、レーザ発振器401から発振されたレーザビーム400は、ビームエキスパンダ402でレーザビームの長さ(長軸方向の長さ)及び幅(短軸方向の長さ)を拡大する。ビームエキスパンダ402はレーザ発振器401側が凹である球面レンズ402a、レーザ発振器401側に凸である球面レンズ402bで構成される。
【0071】
ビームエキスパンダ402を透過したレーザビームは、ビームホモジナイザ403でレーザビームの長軸方向のエネルギーが均一化される。ビームホモジナイザ403は、レーザ発振器401側に凸であるシリンドリカルレンズアレイ403a、レーザ発振器401側が凸であるシリンドリカルレンズアレイ403bで、及びレーザ発振器401側が凸であるシリンドリカルレンズ404で構成される。シリンドリカルレンズアレイ403a、403bによりレーザビームの長軸方向が分割され、均一化される。
【0072】
ビームホモジナイザ403を透過したレーザビームは、ビームホモジナイザ405でレーザビームの短軸方向のエネルギーが均一化される。ビームホモジナイザ405は、レーザ発振器401側が凹であるシリンドリカルレンズアレイ405a、レーザ発振器401側が凸であるシリンドリカルレンズアレイ405b、及びレーザ発振器401側が凸であるシリンドリカルレンズ406で構成される。シリンドリカルレンズアレイ405a、405bによりレーザビームの短軸方向が分割される。また、シリンドリカルレンズ406によって、エネルギーを均一化する。
【0073】
なお、レーザビームの長軸方向のエネルギーを均一化するビームホモジナイザ403と、レーザビームの短軸方向のエネルギーを均一化するビームホモジナイザ405の位置を変えることも可能である。
【0074】
ビームホモジナイザ405を透過したレーザビームは、ダブレットシリンドリカルレンズ407で集光される。この結果、基板50上に形成される微結晶半導体膜に、矩形状または線状のレーザビームを照射することができる。ダブレットシリンドリカルレンズ407は、レーザ発振器401側が凸で基板50側が凹であるシリンドリカルレンズ407aと、レーザ発振器401側が凸で基板50側が凸であるシリンドリカルレンズ407bとで構成される。
【0075】
なお、長軸側のレーザビームの端部はエネルギー分布の均一性が低いため、基板50とダブレットシリンドリカルレンズ407の間に、スリット408を設けることが好ましい。当該スリットにより、長軸側のレーザビームの端部を除いた均一性の高いレーザビームを基板50上の微結晶半導体膜上に照射することができる。なお、レーザビームがスリットの裏側に回りこむのを避けるため、スリット408はなるべく基板50に近い領域に設けることが好ましい。
【0076】
なお、レーザ発振器401から発振されたレーザビームの光路を変更させるため、レーザ発振器401及び基板50の間に光路を変更させる光学系、代表的にはミラーを設けることができる。
【0077】
反応室(1)〜反応室(3)それぞれにおいて、ゲート絶縁膜52a、52b、及び微結晶半導体膜53aを成膜した後、レーザ照射室1206に基板を移動する。次に、レーザ照射室1206において、レーザ発振装置1213から発振され、光学系1214でエネルギー分布及びビーム形が加工されたレーザビームを基板上の微結晶半導体膜53aに照射して、LPSAS膜53bを形成する。次に、基板を反応室(1)〜(3)に移動し、LPSAS膜53b上にバッファ層54、及び一導電型を付与する不純物元素が添加された半導体膜55を積層形成する。この場合は、原料ガスの切り替えにより異なる種類の膜を連続的に複数積層することができる。このとき、ゲート絶縁膜を形成した後、反応室内にシラン等の水素化珪素を導入し、残留酸素及び水素化珪素を反応させて、反応物を反応室外に排出することで、反応室内の残留酸素濃度を低減させることができる。この結果、微結晶半導体膜に含まれる酸素の濃度を低減することができる。また、微結晶半導体膜に含まれる結晶粒の酸化を防止することができる。
【0078】
または、反応室(1)または反応室(2)でゲート絶縁膜52a、52b、微結晶半導体膜53aを連続成膜し、レーザ照射室1206に基板を移動する。次に、レーザ照射室1206で微結晶半導体膜53aにレーザビームを照射し、LPSAS膜53bを形成する。次に、反応室(1)または反応室(2)に基板を移動し、LPSAS膜53b上にバッファ層54を形成する。次に、基板を反応室(3)に移動し、一導電型を付与する不純物元素が添加された半導体膜55を形成する。一導電型を付与する不純物元素が添加された半導体膜のみ単独で成膜することにより、チャンバに残存する一導電型を付与する不純物が他の膜に混入することを防ぐことができる。
【0079】
このように、複数のチャンバが接続された半導体製造装置で、同時にゲート絶縁膜52a、52b、微結晶半導体膜53a、バッファ層54、及び一導電型を付与する不純物元素が添加された半導体膜55を成膜することができるため、量産性を高めることができる。また、ある反応室がメンテナンスやクリーニングを行っていても、残りの反応室において成膜処理が可能となり、成膜された基板の生産性を向上させることができる。また、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【0080】
また、反応室(1)でゲート絶縁膜52a、52bを形成し、反応室(2)で微結晶半導体膜53aを形成し、レーザ照射室1206で微結晶半導体膜53aにレーザビームを照射してLPSAS膜53bを形成し、反応室(2)でバッファ層54を形成し、反応室(3)で一導電型を付与する不純物元素が添加された半導体膜55を形成することができる。
【0081】
また、ゲート絶縁膜52aを窒化シリコン膜または窒化酸化シリコン膜で形成し、ゲート絶縁膜52bを酸化シリコン膜または酸化窒化シリコン膜で形成する場合、反応室を4つ設け、反応室(1)で、ゲート絶縁膜52aの窒化シリコン膜または窒化酸化シリコン膜を形成し、反応室(2)で、ゲート絶縁膜52bの酸化シリコン膜または酸化窒化シリコン膜を形成し、反応室(3)で、微結晶半導体膜53aを形成し、レーザ照射室1206で微結晶半導体膜にレーザビームを照射してLPSAS膜53bを形成し、反応室(3)でバッファ層54を形成し、反応室(4)で一導電型を付与する不純物元素が添加された半導体膜55を形成してもよい。
【0082】
また、微結晶半導体膜は成膜速度が遅いため、反応室を5つ設け、複数の反応室で微結晶半導体膜を成膜してもよい。例えば、反応室(1)でゲート絶縁膜52a、52bを形成し、反応室(2)及び(3)で微結晶半導体膜53aを形成し、反応室(4)でバッファ層54を形成し、反応室(5)で一導電型を付与する不純物元素が添加された半導体膜55を形成してもよい。
【0083】
このように、複数の反応室で同時に微結晶半導体膜53aを成膜することでスループットを向上させることができる。
【0084】
このような構成の半導体製造装置を用いれば、各反応室で種類の類似する膜または一種類の膜を成膜することが可能であり、且つ大気に曝すことなく連続して形成することができるため、前に成膜した膜の残留物や大気に浮遊する不純物元素に汚染されることなく、各積層界面を形成することができる。
【0085】
なお、上記半導体製造装置を用いて微結晶半導体膜53aを形成する前に、反応室のクリーニング、及びフラッシング(洗浄)処理(水素をフラッシュ物質として用いた水素フラッシュ、シランをフラッシュ物質として用いたシランフラッシュなど)を行ってもよい。フラッシング処理により、反応室の酸素、窒素、フッ素などの不純物による成膜する膜への汚染を防ぐことができる。
【0086】
フラッシング処理により、反応室の酸素、窒素、フッ素などの不純物を除去することができる。例えば、フラッシュ物質としてモノシランを用い、ガス流量8〜10SLMを反応室に5〜20分間、好ましくは10分〜15分間導入し続けることで、シランフラッシュ処理を行う。なお、1SLMは、0.06m3/hである。
【0087】
クリーニングは、例えばフッ素ラジカルで行うことができる。なお、フッ素ラジカルは、反応室の外側に設けられたプラズマ発生器に、フッ化炭素、フッ化窒素、またはフッ素を導入し、解離し、フッ素ラジカルを反応室に導入することで、反応室内をクリーニングすることができる。
【0088】
フラッシング処理は、ゲート絶縁膜、バッファ層、一導電型を付与する不純物元素が添加された半導体膜の成膜前にも行ってもよい。なお、フラッシング処理はクリーニング後に行うと効果的である。
【0089】
反応室は基板を搬入して成膜する前に、各反応室の内壁を成膜する種類の膜で保護膜を形成し、コーティング(プリコート処理ともいう)を行ってよい。プリコート処理は反応室内に成膜ガスを流しプラズマ処理することによって、あらかじめ反応室内を厚さの薄い保護膜によって覆う処理である。例えば、微結晶半導体膜として微結晶シリコン膜を形成する前に、反応室内を0.2〜0.4μmの非晶質シリコン膜で覆うプリコート処理を行えばよい。プリコート処理後にもフラッシング処理(水素フラッシュ、シランフラッシュなど)を行ってもよい。クリーニング処理及びプリコート処理を行う場合は反応室内より基板を搬出しておく必要があるが、フラッシング処理(水素フラッシュ、シランフラッシュなど)を行う場合はプラズマ処理を行わないため基板を搬入した状態でもよい。
【0090】
微結晶半導体膜を成膜する反応室内に非晶質半導体膜の保護膜を形成しておき、成膜前に水素プラズマ処理をすると、保護膜がエッチングされて極少量の半導体が基板上に堆積して結晶成長の核となりうる。
【0091】
また、プリコート処理により、反応室に残存する酸素、窒素、フッ素などの不純物元素が、成膜する膜へ混入し汚染することを防ぐことができる。
【0092】
また、プリコート処理は、ゲート絶縁膜、一導電型を付与する不純物元素が添加された半導体膜の成膜前にも行ってもよい。
【0093】
なお、図20に示す半導体製造装置には、ロード室及びアンロード室が別々に設けられているが、一つとしロード/アンロード室とでもよい。また、半導体製造装置に予備室を設けてもよい。予備室で基板を予備加熱することで、各反応室において成膜までの加熱時間を短縮することが可能であるため、スループットを向上させることができる。
【0094】
図1(C)に示すレジストマスク56は、フォトリソグラフィ技術またはインクジェット法により形成する。ここでは、第2のフォトマスクを用いて、一導電型を付与する不純物元素が添加された半導体膜55上に塗布されたレジストを露光現像して、レジストマスク56を形成する。
【0095】
次に、レジストマスク56を用いてLPSAS膜53b、バッファ層54、及び一導電型を付与する不純物元素が添加された半導体膜55をエッチングし分離して、図2(A)に示すように、LPSAS膜61、バッファ層62、及び一導電型を付与する不純物元素が添加された半導体膜63を形成する。この後、レジストマスク56を除去する。なお、図2(B)は、図4(A)のA−Bの断面図に相当する。
【0096】
LPSAS膜61、バッファ層62の端部側面が傾斜することで、距離が離れるため、バッファ層62上に形成されるソース領域及びドレイン領域とLPSAS膜61との間に生じるリーク電流を低減することが可能である。また、ソース電極及びドレイン電極と、LPSAS膜61との間に生じるリーク電流を低減することが可能である。LPSAS膜61及びバッファ層62の端部側面の傾斜角度は、90°〜30°、好ましくは80°〜45°である。このような角度とすることで、段差形状によるソース電極またはドレイン電極の段切れを防ぐことができる。
【0097】
次に、図2(B)に示すように、一導電型を付与する不純物元素が添加された半導体膜63及びゲート絶縁膜52b上に導電膜65a〜65cを形成し、導電膜65a〜65c上にレジストマスク66を形成する。導電膜65a〜65cは、アルミニウム、銅、又はシリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物元素が添加された半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜としては、導電膜65a〜65c3層が積層した構造の導電膜を示し、導電膜65a、65cにモリブデン膜、導電膜65bにアルミニウム膜を用いた積層導電膜や、導電膜65a、65cにチタン膜、導電膜65bにアルミニウム膜を用いた積層導電膜を示す。導電膜65a〜65cは、スパッタリング法や真空蒸着法で形成する。
【0098】
レジストマスク66は、レジストマスク56と同様に形成することができる。
【0099】
次に、図2(C)に示すように、導電膜65a〜65cの一部をエッチングし、一対のソース電極及びドレイン電極71a〜71cを形成する。ここでは、第3のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスク66を用いて、導電膜65a〜65cをウエットエッチングすると、導電膜65a〜65cが等方的にエッチングされる。この結果、レジストマスク66より面積の小さいソース電極及びドレイン電極71a〜71cを形成することができる。
【0100】
次に、図3(A)に示すように、レジストマスク66を用いて一導電型を付与する不純物元素が添加された半導体膜63をエッチングし分離する。この結果、図3(A)に示すような、一対のソース領域及びドレイン領域72を形成することができる。なお、当該エッチング工程において、バッファ層62の一部もエッチングする。一部エッチングされた、凹部(溝)が形成されたバッファ層をバッファ層73と示す。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部(溝)とを同一工程で形成することができる。バッファ層の凹部(溝)の深さをバッファ層の一番膜厚の厚い領域の1/2〜1/3とすることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、レジストマスク66を除去する。
【0101】
なお、図3(A)は、図4(B)のA−Bの断面図に相当する。図4(B)に示すように、ソース領域及びドレイン領域72の端部は、ソース電極及びドレイン電極71cの端部の外側に位置することが分かる。また、バッファ層73の端部はソース電極及びドレイン電極71c及びソース領域及びドレイン領域72の端部の外側に位置する。また、ソース電極及びドレイン電極の一方はソース電極及びドレイン電極の他方を囲む形状(具体的には、U字型、C字型)である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極より狭い上面面積でLPSAS膜が形成され、且つゲート電極上において、微結晶半導体膜、ソース電極及びドレイン電極が重畳されているため、ゲート絶縁膜上のLPSAS膜の被覆率の向上及びリーク電流の発生を抑制することができる。なお、ソース電極またはドレイン電極の一方は、ソース配線またはドレイン配線としても機能する。
【0102】
図3(B)に示すように、ソース電極及びドレイン電極71a〜71cの端部と、ソース領域及びドレイン領域72の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極71a〜71cの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【0103】
以上の工程により、チャネルエッチ型の薄膜トランジスタ74を形成することができる。
【0104】
本実施の形態で示す薄膜トランジスタは、ゲート電極上にゲート絶縁膜、LPSAS膜、バッファ層、ソース領域及びドレイン領域、ソース電極及びドレイン電極が積層され、チャネル形成領域として機能するLPSAS膜の表面をバッファ層が覆う。また、バッファ層の一部には凹部(溝)が形成されており、当該凹部以外の領域がソース領域及びドレイン領域で覆われる。即ち、バッファ層に形成される凹部により、ソース領域及びドレイン領域の距離が離れているため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。また、バッファ層の一部をエッチングすることにより凹部を形成するため、ソース領域及びドレイン領域の形成工程において発生するエッチング残渣を除去することができるため、残渣を介したソース領域及びドレイン領域間のリーク電流(寄生チャネル)の発生を低減することができる。
【0105】
また、チャネル形成領域として機能するLPSAS膜とソース領域及びドレイン領域との間に、バッファ層が形成されている。また、LPSAS膜の表面がバッファ層で覆われている。高抵抗率の膜で形成されたバッファ層は、LPSAS膜と、ソース領域及びドレイン領域との間にも形成されているため、薄膜トランジスタにリーク電流が発生することを低減することができると共に、高い電圧の印加による劣化を低減することができる。また、LPSAS膜の表面に非晶質半導体膜がバッファ層として形成されているため、LPSAS膜の酸化を防止することが可能であると共に、ソース領域及びドレイン領域の形成工程に発生するエッチング残渣がLPSAS膜に混入することを防ぐことができる。このため、電気特性が優れ、且つ耐圧に優れた薄膜トランジスタである。
【0106】
また、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極の端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。
【0107】
次に、図3(B)に示すように、ソース電極及びドレイン電極71a〜71c、ソース領域及びドレイン領域72、バッファ層73、LPSAS膜61、及びゲート絶縁膜52b上に絶縁膜76を形成する。絶縁膜76は、ゲート絶縁膜52a、52bと同様に形成することができる。なお、絶縁膜76は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、絶縁膜76に窒化シリコン膜を用いることで、バッファ層73中の酸素濃度を5×1019atoms/cm3以下、好ましくは1×1019atoms/cm3以下とすることができる。
【0108】
次に、絶縁膜76に第4のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜76の一部をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいてソース電極またはドレイン電極71cに接する画素電極77を形成する。なお、図3(C)は、図4(C)のA−Bの断面図に相当する。
【0109】
画素電極77は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【0110】
また、画素電極77として、導電性高分子(導電性ポリマーともいう)を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が10000Ω/□以下、波長550nmにおける透光率が70%以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が0.1Ω・cm以下であることが好ましい。
【0111】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの2種以上の共重合体などがあげられる。
【0112】
ここでは、画素電極77としては、スパッタリング法によりITOを成膜した後、ITO上にレジストを塗布する。次に、第5のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてITOをエッチングして画素電極77を形成する。
【0113】
以上により表示装置に用いることが可能な素子基板を形成することができる。
【0114】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図5乃至図8を用いて説明する。ここでは、ソース電極またはドレイン電極と、ソース配線またはドレイン配線とが異なる形態について以下に示す。
【0115】
図5(A)に示すように、基板50上にゲート電極51を形成する。次に、ゲート電極51上に、ゲート絶縁膜52a、52b、微結晶半導体膜53aを順に形成する。次に、微結晶半導体膜53aにレーザビーム57を照射して、図5(B)に示すように、LPSAS膜53bを形成する。次に、LPSAS膜53b上に、バッファ層54、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜65aを順に形成する。次に、導電膜65a上にレジストマスク56を形成する。
【0116】
次に、レジストマスク56により、LPSAS膜53b、バッファ層54、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜65aをエッチングし分離した後、レジストマスク56をアッシングし除去する。この結果、図5(C)に示すような、LPSAS膜61、バッファ層62、一導電型を付与する不純物元素が添加された半導体膜63、及び導電膜85aを形成する。なお、図5(C)は図8(A)のA−Bにおける断面図に相当する(但しレジストマスク66を除く)。
【0117】
次に、導電膜85a上にレジストを塗布した後、第3のフォトマスクを用いてレジストを露光現像して、レジストマスク66を形成する。次に、レジストマスク66を用いて一導電型を付与する不純物元素が添加された半導体膜63、及び導電膜85aをエッチングし分離する。この結果、図6(A)に示すような、一対のソース電極及びドレイン電極89a、及び一対のソース領域及びドレイン領域88を形成することができる。なお、当該エッチング工程において、バッファ層62の一部もエッチングする。一部エッチングされたバッファ層をバッファ層87と示す。ここでは、バッファ層87の一部が、ソース電極及びドレイン電極89aの外側に突出した形状となる。
【0118】
なお、一導電型を付与する不純物元素が添加された半導体膜63、導電膜85aをドライエッチングした場合、レジストマスク66を用いてソース電極及びドレイン電極89aの一部をエッチングすることでソース電極及びドレイン電極79aを形成してもよい。ソース電極及びドレイン電極79aの端部と、ソース領域及びドレイン領域88の端部は一致せずずれる。また、導電膜85aをウエットエッチングした場合は、上記工程を行わなくとも、ソース電極及びドレイン電極79aの端部と、ソース領域及びドレイン領域88は一致せずずれる。この結果、ソース電極及びドレイン電極89aより面積の小さいソース電極及びドレイン電極79aを形成する。
【0119】
この後、レジストマスク66を除去する。なお、図6(B)は、図8(B)のA−Bの断面図に相当する。図8(B)に示すように、ソース領域及びドレイン領域88の端部は、ソース電極及びドレイン電極79aの端部の外側に位置することが分かる。また、バッファ層87の端部は、ソース電極及びドレイン電極79a、並びにソース領域及びドレイン領域88の外側に位置する。また、ソース電極及びドレイン電極79aはそれぞれ分離されていて、隣接する画素に形成される電極と接続していない。
【0120】
図6(B)に示すように、ソース電極及びドレイン電極79aの端部と、ソース領域及びドレイン領域88の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極79aの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【0121】
次に、図6(C)に示すように、ソース電極及びドレイン電極79a、ソース領域及びドレイン領域88、バッファ層87、及びゲート絶縁膜52b上に絶縁膜76を形成する。絶縁膜76は、ゲート絶縁膜52a、52bと同様に形成することができる。
【0122】
次に、図7(A)に示すように、絶縁膜76にレジストを塗布した後、第4のフォトマスクを用いてレジストを露光及び現像してレジストマスクを形成し、当該レジストマスクを用いて絶縁膜76の一部をエッチングし、コンタクトホールを形成する。当該コンタクトホールにおいてソース電極またはドレイン電極79aの一方に接し、且つ積層された配線79b、79cを形成する。配線79b、79cは、絶縁膜76及びソース電極及びドレイン電極79a上に導電膜を成膜し、導電膜上にレジストを塗布した後、第5のフォマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に当該レジストマスクを用いて導電膜の一部をエッチングして、配線79b、79cを形成する。なお、図7(A)は、図8(C)のA−Bの断面図に相当する。また、配線79b、79cは、隣接する画素に形成されるソース電極またはドレイン電極を接続する配線である。
【0123】
以上の工程により、チャネルエッチ型の薄膜トランジスタ96を形成することができる。
【0124】
次に、図7(B)に示すように、コンタクトホールにおいてソース電極またはドレイン電極79aの他方に接する画素電極77を形成する。なお、図7(B)は、図8(D)のA−Bの断面図に相当する。
【0125】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図9乃至図12を用いて説明する。ここでは、上記形態よりフォトマスク数を削減することが可能なプロセスを用いて薄膜トランジスタを作製する工程について示す。
【0126】
図1(A)及び図1(B)と同様に、基板50上に導電膜を形成し、導電膜上にレジストを塗布し、第1のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極51を形成する。次に、ゲート電極51上に、ゲート絶縁膜52a、52b、微結晶半導体膜を順に形成する。次に、微結晶半導体膜にレーザビームを照射して、図9(A)に示すように、LPSAS膜53bを形成する。次に、LPSAS膜53b上に、バッファ層54、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜65a〜65cを順に形成する。次に、導電膜65a上にレジスト80を塗布する。
【0127】
レジスト80は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
【0128】
次に、第2のフォトマスクとして多階調マスク59を用いて、レジスト80に光を照射して、レジスト80を露光する。
【0129】
ここで、多階調マスク59を用いた露光について、図22を用いて説明する。
【0130】
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に3つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数(代表的には二種類)の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
【0131】
多階調マスクの代表例としては、図22(A)に示すようなグレートーンマスク59a、図22(C)に示すようなハーフトーンマスク59bがある。
【0132】
図22(A)に示すように、グレートーンマスク59aは、透光性を有する基板163及びその上に形成される遮光部164並びに回折格子165で構成される。遮光部164においては、光の透過率が0%である。一方、回折格子165はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子165は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
【0133】
透光性を有する基板163は、石英等の透光性を有する基板を用いることができる。遮光部164及び回折格子165は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【0134】
グレートーンマスク59aに露光光を照射した場合、図22(B)に示すように、遮光部164においては、光透過率166は0%であり、遮光部164及び回折格子165が設けられていない領域では光透過率166は100%である。また、回折格子165においては、10〜70%の範囲で調整可能である。回折格子165における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
【0135】
図22(C)に示すように、ハーフトーンマスク59bは、透光性を有する基板163及びその上に形成される半透過部167並びに遮光部168で構成される。半透過部167は、MoSiN、MoSi、MoSiO、MoSiON、CrSiなどを用いることができる。遮光部168は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【0136】
ハーフトーンマスク59bに露光光を照射した場合、図22(D)に示すように、遮光部168においては、光透過率169は0%であり、遮光部168及び半透過部167が設けられていない領域では光透過率169は100%である。また、半透過部167においては、10〜70%の範囲で調整可能である。半透過部167に於ける光の透過率の調整は、半透過部167の材料により調整により可能である。
【0137】
多階調マスクを用いて露光した後、現像することで、図9(B)に示すように、膜厚の異なる領域を有するレジストマスク81を形成することができる。
【0138】
次に、レジストマスク81により、LPSAS膜53b、バッファ層54、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜65a〜65cをエッチングし分離する。この結果、図10(A)に示すような、LPSAS膜61、バッファ層62、一導電型を付与する不純物元素が添加された半導体膜63、及び導電膜85a〜85cを形成することができる。なお、図10(A)は図12(A)のA−Bにおける断面図に相当する(但しレジストマスク86を除く)。
【0139】
次に、レジストマスク81をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト(ゲート電極51の一部と重畳する領域)は除去され、図10(A)に示すように、分離されたレジストマスク86を形成することができる。
【0140】
次に、レジストマスク86を用いて、導電膜85a〜85cをエッチングし分離する。この結果、図10(B)に示すような、一対のソース電極及びドレイン電極92a〜92cを形成することができる。レジストマスク86を用いて導電膜85a〜85cをウエットエッチングすると、導電膜85a〜85cが等方的にエッチングされる。この結果、レジストマスク86より面積の小さいソース電極及びドレイン電極92a〜92cを形成することができる。
【0141】
次に、レジストマスク86を用いて、一導電型を付与する不純物元素が添加された半導体膜63をエッチングして、一対のソース領域及びドレイン領域88を形成する。なお、当該エッチング工程において、バッファ層62の一部もエッチングする。一部エッチングされたバッファ層をバッファ層87と示す。なお、バッファ層87には凹部が形成される。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部(溝)とを同一工程で形成することができる。ここでは、バッファ層87の一部が、レジストマスク81と比較して面積が縮小したレジストマスク86で一部エッチングされたため、ソース領域及びドレイン領域88の外側にバッファ層87が突出した形状となる。この後、レジストマスク86を除去する。また、ソース電極及びドレイン電極92a〜92cの端部と、ソース領域及びドレイン領域88の端部は一致せずずれており、ソース電極及びドレイン電極92a〜92cの端部の外側に、ソース領域及びドレイン領域88の端部が形成される。
【0142】
なお、図10(C)は、図12(B)のA−Bの断面図に相当する。図12(B)に示すように、ソース領域及びドレイン領域88の端部は、ソース電極及びドレイン電極92cの端部の外側に位置することが分かる。また、バッファ層87の端部はソース電極及びドレイン電極92c及びソース領域及びドレイン領域88の端部の外側に位置する。また、ソース電極及びドレイン電極の一方はソース電極及びドレイン電極の他方を囲む形状(具体的には、U字型、C字型)である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、ソース電極及びドレイン電極が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。なお、ソース電極またはドレイン電極の一方は、ソース配線またはドレイン配線としても機能する。
【0143】
図10(C)に示すように、ソース電極及びドレイン電極92a〜92cの端部と、ソース領域及びドレイン領域88の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極92a〜92cの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【0144】
以上の工程により、チャネルエッチ型の薄膜トランジスタ83を形成することができる。また、2枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
【0145】
次に、図11(A)に示すように、ソース電極及びドレイン電極92a〜92c、ソース領域及びドレイン領域88、バッファ層87、LPSAS膜61、及びゲート絶縁膜52b上に絶縁膜76を形成する。絶縁膜76は、ゲート絶縁膜52a、52bと同様に形成することができる。
【0146】
次に、第3のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜76の一部をエッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいてソース電極またはドレイン電極92cに接する画素電極77を形成する。ここでは、画素電極77としては、スパッタリング法によりITOを成膜した後、ITO上にレジストを塗布する。次に、第4のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてITOをエッチングして画素電極77を形成する。なお、図11(B)は、図12(C)のA−Bの断面図に相当する。
【0147】
以上により表示装置に用いることが可能な素子基板を形成することができる。
【0148】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図13乃至図16を用いて説明する。ここでは、図10乃至図12に示す工程と比較して、ソース電極またはドレイン電極と、ソース配線またはドレイン配線とが異なる形態について以下に示す。
【0149】
図1(A)及び図1(B)と同様に、基板50上に導電膜を形成し、導電膜上にレジストを塗布し、第1のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極51を形成する。次に、ゲート電極51上に、ゲート絶縁膜52a、52b、微結晶半導体膜を順に形成する。次に、微結晶半導体膜にレーザビームを照射して、図13(A)に示すように、LPSAS膜53bを形成する。次に、LPSAS膜53b上に、バッファ層54、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜65aを順に形成する。次に、導電膜65a上にレジストを塗布し、図9(A)に示す多階調マスクを用いて厚さの異なる領域を有するレジストマスク81を形成する(図13(A)参照)。
【0150】
次に、レジストマスク81により、LPSAS膜53b、バッファ層54、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜65aをエッチングし分離する。この結果、図13(B)に示すような、LPSAS膜61、バッファ層62、一導電型を付与する不純物元素が添加された半導体膜63、及び導電膜85aを形成する。なお、図13(B)は図16(A)のA−Bにおける断面図に相当する(但しレジストマスク86を除く)。
【0151】
次に、レジストマスク81をアッシングして分離された一対のレジストマスク86を形成する。次に、レジストマスク86を用いて導電膜85aをエッチングし分離する。この結果、図13(C)に示すような、一対のソース電極及びドレイン電極89aを形成することができる。ここでは、ウエットエッチング法により導電膜85aをエッチングすることで、レジストマスク86より面積の小さいソース電極及びドレイン電極89aを形成する。
【0152】
次に、図14(A)に示すように、レジストマスク86を用いて、一導電型を付与する不純物元素が添加された半導体膜63をエッチングして、ソース領域及びドレイン領域88を形成する。ここでは、レジストマスク86を用いてドライエッチングにより一導電型を付与する不純物元素が添加された半導体膜63の露出部を異方的にエッチングする。この後、レジストマスク86を除去する。なお、当該エッチング工程において、バッファ層62の一部もエッチングする。一部エッチングされたバッファ層をバッファ層87と示す。ここでは、バッファ層87の一部が、面積が縮小したレジストマスク86で一部エッチングされたため、ソース領域及びドレイン領域88の外側にバッファ層87が突出した形状となる。なお、図14(B)は、図16(B)のA−Bの断面図に相当する。図14(B)に示すように、ソース領域及びドレイン領域88の端部は、ソース電極及びドレイン電極89aの端部の外側に位置することが分かる。また、バッファ層87の端部は、ソース電極及びドレイン電極89a、並びにソース領域及びドレイン領域88の外側に位置する。また、ソース電極及びドレイン電極89aはそれぞれ分離されていて、隣接する画素に形成される電極と接続していない。
【0153】
図14(B)に示すように、ソース電極及びドレイン電極89aの端部と、ソース領域及びドレイン領域88の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極89aの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
【0154】
次に、図14(B)に示すように、ソース電極及びドレイン電極89a、ソース領域及びドレイン領域88、バッファ層87、LPSAS膜61、及びゲート絶縁膜52b上に絶縁膜76を形成する。絶縁膜76は、ゲート絶縁膜52a、52bと同様に形成することができる。
【0155】
次に、第3のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜76の一部をエッチングしてコンタクトホールを形成する。コンタクトホールを形成した後、当該コンタクトホールにおいてソース電極またはドレイン電極89aの一方に接し、且つ積層された配線93b、93cを形成する。なお、図14(C)は、図16(C)のA−Bの断面図に相当する。また、配線93b、93cは、隣接する画素に形成されるソース電極またはドレイン電極を接続する配線である。
【0156】
次に、図15に示すように、コンタクトホールにおいてソース電極またはドレイン電極89aの他方に接する画素電極77を形成する。ここでは、画素電極77としては、スパッタリング法によりITOを成膜した後、ITO上にレジストを塗布する。次に、第4のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてITOをエッチングして画素電極77を形成する。なお、図15は、図16(D)のA−Bの断面図に相当する。
【0157】
以上の工程により、チャネルエッチ型の薄膜トランジスタを形成することができる。チャネルエッチ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能である。また、微結晶半導体膜でチャネル形成領域を構成することにより1〜20cm2/V・secの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線(ゲート線)側の駆動回路を形成する素子として利用することができる。
【0158】
なお、図1乃至図16においては、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部がずれている薄膜トランジスタについて示したが、これに限られない。
【0159】
また、図2(C)において、ソース電極及びドレイン電極71a〜71cを形成した後、レジストマスク66を除去し、ソース電極及びドレイン電極71a〜71cをマスクとして一導電型を付与する不純物元素が添加された半導体膜63をエッチングしてもよい。この結果、図17に示すように、ソース電極及びドレイン電極71a〜71cと、ソース領域及びドレイン領域89の端部が一致した薄膜トランジスタを形成することができる。
【0160】
以上の工程により、チャネルエッチ型の薄膜トランジスタを形成することができる。チャネルエッチ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能である。また、微結晶半導体膜でチャネル形成領域を構成することにより1〜20cm2/V・secの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線(ゲート線)側の駆動回路を形成する素子として利用することができる。
【0161】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図18及び図19を用いて説明する。ここでは、図1乃至図17に示す工程と比較して、チャネルエッチ型の薄膜トランジスタの代わりに用いることが可能なチャネル保護型の薄膜トランジスタを用いる形態について以下に示す。
【0162】
図1(A)及び図1(B)と同様に、基板50上に導電膜を形成し、導電膜上にレジストを塗布し、第1のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極51を形成する。次に、ゲート電極51上に、ゲート絶縁膜52a、52b、微結晶半導体膜を順に形成する。次に、微結晶半導体膜にレーザビームを照射して、LPSAS膜53bを形成する。次に、LPSAS膜53b上に、バッファ層54を形成する(図18(A)参照)。
【0163】
次に、バッファ層54上に絶縁膜94を形成する。次に、絶縁膜94上にレジストを塗布した後、第2のフォトマスクを用いたフォトリソグラフィ工程によりレジストマスク95を形成する。絶縁膜94としては、窒化シリコン、窒化酸化シリコン、酸化シリコン、酸化窒化シリコンを、スパッタリング法、CVD法等で形成する。
【0164】
次に、レジストマスク95を用いて絶縁膜94をエッチングして、図18(B)に示すように、チャネル保護膜97を形成する。なお、上記フォトリソグラフィ工程によりチャネル保護膜97を形成する代わりに、ポリイミド、アクリル、またはシロキサンを含む組成物を吐出し焼成してチャネル保護膜97を形成することができる。
【0165】
次に、一導電型を付与する不純物元素が添加された半導体膜55、及び導電膜56a〜56cを順に形成する。次に、導電膜56c上にレジストを塗布した後、第3のフォトマスクを用いたフォトリソグラフィ工程によりレジストマスク98を形成する。
【0166】
次に、レジストマスク98により、導電膜56a〜56sc、一導電型を付与する不純物元素が添加された半導体膜55、バッファ層54、LPSAS膜53bをエッチングし分離する。この結果、図18(C)に示すような、LPSAS膜61、バッファ層62、ソース領域及びドレイン領域100、及びソース電極及びドレイン電極99a〜99cを形成する。
【0167】
以上の工程によりチャネル保護型の薄膜トランジスタを形成することができる。なお、図18においては、ドライエッチングにより導電膜56a〜56c、及び一導電型を付与する不純物元素が添加された半導体膜55をエッチングしたため、ソース電極及びドレイン電極99a〜99cの端部、及びソース領域及びドレイン領域100の端部が一致している。
【0168】
また、図19に示すように、導電膜56a〜56cをウエットエッチングを用いて等方的にエッチングしてソース電極及びドレイン電極99d〜99fを形成することができる。この場合、ソース電極及びドレイン電極99d〜99fの端部と、ソース領域及びドレイン領域100の端部がずれており、ソース領域及びドレイン領域100が、ソース電極及びドレイン電極99d〜99fの外側に突出している。
【0169】
本実施の形態により、電気特性の信頼性の高い薄膜トランジスタを作製することができる。また、電気特性が優れ、信頼性の高い薄膜トランジスタを有する素子基板を作製することができる。
【0170】
(実施の形態2)
本実施の形態では、表示装置の一形態として、実施の形態1で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。
【0171】
はじめにVA(Vertical Alignment)型の液晶表示装置について示す。VA型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。VA型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素(ピクセル)をいくつかの領域(サブピクセル)に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
【0172】
図24及び図25は、それぞれ画素電極及び対向電極を示している。なお、図24は画素電極が形成される基板側の平面図であり、図中に示す切断線A−Bに対応する断面構造を図23に表している。また、図25は対向電極が形成される基板側の平面図である。以下の説明ではこれらの図を参照して説明する。
【0173】
図23は、TFT628とそれに接続する画素電極624、及び保持容量部630が形成された基板600と、対向電極640等が形成される対向基板601とが重ね合わせられ、液晶が注入された状態を示している。
【0174】
対向基板601においてスペーサ642が形成される位置には、遮光膜632、第1の着色膜634、第2の着色膜636、第3着色膜638、対向電極640が形成されている。この構造により、液晶の配向を制御するための突起644とスペーサ642の高さを異ならせている。画素電極624上には配向膜648が形成され、同様に対向電極640上にも配向膜646が形成されている。この間に液晶層650が形成されている。
【0175】
スペーサ642はここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよい。さらには、スペーサ642を基板600上に形成される画素電極624上に形成してもよい。
【0176】
基板600上には、TFT628とそれに接続する画素電極624、及び保持容量部630が形成される。画素電極624は、TFT628、配線618、及び保持容量部630を覆う絶縁膜620、絶縁膜620を覆う第3絶縁膜622をそれぞれ貫通するコンタクトホール623で、配線618と接続する。TFT628は実施の形態1で示す薄膜トランジスタを適宜用いることができる。また、保持容量部630は、TFT628のゲート配線602と同時に形成した第1の容量配線604と、ゲート絶縁膜606と、配線616、618と同時に形成した第2の容量配線617で構成される。
【0177】
画素電極624と液晶層650と対向電極640が重なり合うことで、液晶素子が形成されている。
【0178】
図24に基板600上の構造を示す。画素電極624は実施の形態1で示した材料を用いて形成する。画素電極624にはスリット625を設ける。スリット625は液晶の配向を制御するためのものである。
【0179】
図24に示すTFT629とそれに接続する画素電極626及び保持容量部631は、それぞれTFT628、画素電極624及び保持容量部630と同様に形成することができる。TFT628とTFT629は共に配線616と接続している。この液晶パネルの画素(ピクセル)は、画素電極624と画素電極626により構成されている。画素電極624と画素電極626はサブピクセルである。
【0180】
図25に対向基板側の構造を示す。遮光膜632上に対向電極640が形成されている。対向電極640は、画素電極624と同様の材料を用いて形成することが好ましい。対向電極640上には液晶の配向を制御する突起644が形成されている。また、遮光膜632の位置に合わせてスペーサ642が形成されている。
【0181】
この画素構造の等価回路を図26に示す。TFT628とTFT629は、共にゲート配線602、配線616と接続している。この場合、第1の容量配線604と容量配線605の電位を異ならせることで、液層素子651と液晶素子652の動作を異ならせることができる。すなわち、第1の容量配線604と容量配線605の電位を個別に制御することにより液晶の配向を精密に制御して視野角を広げている。
【0182】
スリット625を設けた画素電極624に電圧を印加すると、スリット625の近傍には電界の歪み(斜め電界)が発生する。このスリット625と、対向基板601側の突起644とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、マルチドメイン化して液晶パネルの視野角を広げている。
【0183】
次に、上記とは異なるVA型の液晶表示装置について、図27乃至図30を用いて説明する。
【0184】
図27と図28は、VA型液晶パネルの画素構造を示している。図28は基板600の平面図であり、図中に示す切断線Z−Yに対応する断面構造を図27に表している。以下の説明ではこの両図を参照して説明する。
【0185】
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にTFTが接続されている。各TFTは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
【0186】
画素電極624はコンタクトホール623において、配線618を用いてTFT628と接続している。また、画素電極626はコンタクトホール627において、配線619を用いてTFT629と接続している。TFT628のゲート配線602と、TFT629のゲート配線603には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線616は、TFT628とTFT629で共通に用いられている。TFT628とTFT629は実施の形態1で示す薄膜トランジスタを適宜用いることができる。
【0187】
画素電極624と画素電極626の形状は異なっており、スリット625によって分離されている。V字型に広がる画素電極624の外側を囲むように画素電極626が形成されている。画素電極624と画素電極626に印加する電圧のタイミングを、TFT628及びTFT629により異ならせることで、液晶の配向を制御している。この画素構造の等価回路を図30に示す。TFT628はゲート配線602と接続し、TFT629はゲート配線603と接続している。ゲート配線602とゲート配線603は異なるゲート信号を与えることで、TFT628とTFT629の動作タイミングを異ならせることができる。
【0188】
対向基板601には、遮光膜632、第2の着色膜636、対向電極640が形成されている。また、第2の着色膜636と対向電極640の間には平坦化膜637が形成され、液晶の配向乱れを防いでいる。図29に対向基板側の構造を示す。対向電極640は異なる画素間で共通化されている電極であるが、スリット641が形成されている。このスリット641と、画素電極624及び画素電極626側のスリット625とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
【0189】
画素電極624と液晶層650と対向電極640が重なり合うことで、第1の液晶素子が形成されている。また、画素電極626と液晶層650と対向電極640が重なり合うことで、第2の液晶素子が形成されている。また、一画素に第1の液晶素子と第2の液晶素子が設けられたマルチドメイン構造である。
【0190】
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によれば、視野角を約180度にまで広げることができる。以下の説明では、横電界方式を採用する液晶表示装置について説明する。
【0191】
図31は、TFT628とそれに接続する画素電極624が形成された基板600と、対向基板601を重ね合わせ、液晶を注入した状態を示している。対向基板601には遮光膜632、第2の着色膜636、平坦化膜637などが形成されている。画素電極は基板600側に有るので、対向基板601側には設けられていない。基板600と対向基板601の間に液晶層650が形成されている。
【0192】
基板600上には、第1の画素電極607、第1の画素電極607に接続する容量配線604、及び実施の形態1で示すTFT628が形成される。第1の画素電極607は、実施の形態1で示す画素電極77と同様の材料を用いることができる。また、第1の画素電極607は略画素の形状に区画化した形状で形成する。なお、第1の画素電極607及び容量配線604上にはゲート絶縁膜606が形成される。
【0193】
TFT628の配線616、配線618がゲート絶縁膜606上に形成される。配線616は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソース領域又はドレイン領域610と接続し、ソース及びドレインの一方の電極となる。配線618はソース及びドレインの他方の電極となり、第2の画素電極624と接続する配線である。
【0194】
配線616、配線618上に第2の絶縁膜620が形成される。また、絶縁膜620上には、絶縁膜620に形成されるコンタクトホールにおいて、配線618に接続する第2の画素電極624が形成される。画素電極624は実施の形態1で示した画素電極77と同様の材料を用いて形成する。
【0195】
このようにして、基板600上にTFT628とそれに接続する第1の画素電極624が形成される。なお、保持容量は第1の画素電極607と第2の画素電極624の間で形成している。
【0196】
図32は、画素電極の構成を示す平面図である。画素電極624にはスリット625が設けられる。スリット625は液晶の配向を制御するためのものである。この場合、電界は第1の画素電極607と第2の画素電極624の間で発生する。第1の画素電極607と第2の画素電極624の間にはゲート絶縁膜606が形成されているが、ゲート絶縁膜606の厚さは50〜200nmであり、2〜10μmである液晶層の厚さと比較して十分薄いので、実質的に基板600と平行な方向(水平方向)に電界が発生する。この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。また、第1の画素電極607と第2の画素電極624は共に透光性の電極であるので、開口率を向上させることができる。
【0197】
次に、横電界方式の液晶表示装置の他の一例について示す。
【0198】
図33と図34は、IPS型の液晶表示装置の画素構造を示している。図34は平面図であり、図中に示す切断線A−Bに対応する断面構造を図33に表している。以下の説明ではこの両図を参照して説明する。
【0199】
図33は、TFT628とそれに接続する画素電極624が形成された基板600と、対向基板601を重ね合わせ、液晶を注入した状態を示している。対向基板601には遮光膜632、第2の着色膜636、平坦化膜637などが形成されている。画素電極は基板600側にあるので、対向基板601側には設けられていない。基板600と対向基板601の間に液晶層650が形成されている。
【0200】
基板600上には、共通電位線609、及び実施の形態1で示すTFT628が形成される。共通電位線609はTFT628のゲート配線602と同時に形成することができる。また、第2の画素電極624は略画素の形状に区画化した形状で形成する。
【0201】
TFT628の配線616、配線618がゲート絶縁膜606上に形成される。配線616は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソース領域又はドレイン領域610と接続し、ソース及びドレインの一方の電極となる。配線618はソース及びドレインの他方の電極となり、第2の画素電極624と接続する配線である。
【0202】
配線616、配線618上に第2の絶縁膜620が形成される。また、絶縁膜620上には、絶縁膜620に形成されるコンタクトホール623において、配線618に接続する第2の画素電極624が形成される。画素電極624は実施の形態1で示した画素電極77と同様の材料を用いて形成する。なお、図34に示すように、画素電極624は、共通電位線609と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素電極624の櫛歯の部分が共通電位線609と同時に形成した櫛形の電極と交互に咬み合うように形成される。
【0203】
画素電極624に印加される電位と共通電位線609の電位との間に電界が生じると、この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。
【0204】
このようにして、基板600上にTFT628とそれに接続する画素電極624が形成される。保持容量は共通電位線609と容量電極615の間にゲート絶縁膜606を設け、それにより形成している。容量電極615と画素電極624はコンタクトホール633を介して接続されている。
【0205】
次に、TN型の液晶表示装置の形態について示す。
【0206】
図35と図36は、TN型の液晶表示装置の画素構造を示している。図36は平面図であり、図中に示す切断線A−Bに対応する断面構造を図35に表している。以下の説明ではこの両図を参照して説明する。
【0207】
画素電極624はコンタクトホール623により、配線618でTFT628と接続している。データ線として機能する配線616は、TFT628と接続している。TFT628は実施の形態1に示すTFTのいずれかを適用することができる。
【0208】
画素電極624は、実施の形態1で示す画素電極77を用いて形成されている。
【0209】
対向基板601には、遮光膜632、第2の着色膜636、対向電極640が形成されている。また、第2の着色膜636と対向電極640の間には平坦化膜637が形成され、液晶の配向乱れを防いでいる。液晶層650は画素電極624と対向電極640の間に形成されている。
【0210】
画素電極624と液晶層650と対向電極640が重なり合うことで、液晶素子が形成されている。
【0211】
対向電極640は、画素電極77と同様の材料を適宜用いることができる。画素電極624と液晶層650と対向電極640が重なり合うことで、液晶素子132が形成されている。
【0212】
また、基板600または対向基板601にカラーフィルタや、ディスクリネーションを防ぐための遮蔽膜(ブラックマトリクス)などが形成されていても良い。また、基板600の薄膜トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板601の対向電極640が形成されている面とは逆の面に、偏光板を貼り合わせておく。
【0213】
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い液晶表示装置である。
【0214】
(実施の形態3)
次に、表示装置の一形態である発光装置について、図9乃至図11、及び図37を用いて説明する。発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。また、ここでは、薄膜トランジスタの作製工程として図9乃至図11を用いるが、適宜図1乃至図8、図12乃至図19を用いることができる。
【0215】
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【0216】
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明する。また、発光素子の駆動を制御する薄膜トランジスタとして、図10に示すチャネルエッチ型の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適宜用いることができる。
【0217】
図9乃至図11の工程を経て、図37に示すように基板50上に薄膜トランジスタ83及び薄膜トランジスタ85を形成し、薄膜トランジスタ83及び薄膜トランジスタ85上に保護膜として機能する絶縁膜76を形成する。次に、絶縁膜76上に平坦化膜111を形成し、平坦化膜111上に薄膜トランジスタ85のソース電極またはドレイン電極に接続する画素電極112を形成する。
【0218】
平坦化膜111は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンを用いて形成することが好ましい。
【0219】
図37(A)では画素の薄膜トランジスタがn型であるので、画素電極112として、陰極を用いるのが望ましいが、逆にp型の場合は陽極を用いるのが望ましい。具体的には、陰極としては、仕事関数が小さい公知の材料、例えば、Ca、Al、CaF、MgAg、AlLi等を用いることができる。
【0220】
次に図37(B)に示すように、平坦化膜111及び画素電極112の端部上に、隔壁113を形成する。隔壁113は開口部を有しており、該開口部において画素電極112が露出している。隔壁113は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、画素電極上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【0221】
次に、隔壁113の開口部において画素電極112と接するように、発光層114を形成する。発光層114は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【0222】
そして発光層114を覆うように、陽極材料を用いた共通電極115を形成する。共通電極115は、実施の形態1に画素電極77として列挙した透光性を有する導電性材料を用いた透光性導電膜で形成することができる。共通電極115として上記透光性導電膜の他に、窒化チタン膜またはチタン膜を用いても良い。図37(B)では、共通電極115としITOを用いている。隔壁113の開口部において、画素電極112と発光層114と共通電極115が重なり合うことで、発光素子117が形成されている。この後、発光素子117に酸素、水素、水分、二酸化炭素等が侵入しないように、共通電極115及び隔壁113上に保護膜116を形成することが好ましい。保護膜116としては、窒化シリコン膜、窒化酸化シリコン膜、DLC膜等を形成することができる。
【0223】
さらに、実際には、図37(B)まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。
【0224】
次に、発光素子の構成について、図38を用いて説明する。ここでは、駆動用TFTがn型の場合を例に挙げて、画素の断面構造について説明する。
【0225】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
【0226】
上面射出構造の発光素子について図38(A)を用いて説明する。
【0227】
図38(A)に、駆動用TFT7001がn型で、発光素子7002から発せられる光が陽極7005側に抜ける場合の、画素の断面図を示す。図38(A)では、発光素子7002の陰極7003と駆動用TFT7001が電気的に接続されており、陰極7003上にEL層7004、陽極7005が順に積層されている。陰極7003は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ca、Al、CaF、MgAg、AlLi等が望ましい。そしてEL層7004は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極7003上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極7005は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ITO、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
【0228】
陰極7003及び陽極7005でEL層7004を挟んでいる領域が発光素子7002に相当する。図38(A)に示した画素の場合、発光素子7002から発せられる光は、白抜きの矢印で示すように陽極7005側に射出する。
【0229】
次に、下面射出構造の発光素子について図38(B)を用いて説明する。駆動用TFT7011がn型で、発光素子7012から発せられる光が陰極7013側に射出する場合の、画素の断面図を示す。図38(B)では、駆動用TFT7011と電気的に接続された透光性を有する導電性材料7017上に、発光素子7012の陰極7013が成膜されており、陰極7013上にEL層7014、陽極7015が順に積層されている。なお、陽極7015が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜7016が成膜されていてもよい。陰極7013は、図38(A)の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度(好ましくは、5nm〜30nm程度)とする。例えば20nmの膜厚を有するAlを、陰極7013として用いることができる。そしてEL層7014は、図38(A)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極7015は光を透過する必要はないが、図38(A)と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜7016は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
【0230】
陰極7013及び陽極7015で、EL層7014を挟んでいる領域が発光素子7012に相当する。図38(B)に示した画素の場合、発光素子7012から発せられる光は、白抜きの矢印で示すように陰極7013側に射出する。
【0231】
次に、両面射出構造の発光素子について、図38(C)を用いて説明する。図38(C)では、駆動用TFT7021と電気的に接続された透光性を有する導電性材料7027上に、発光素子7022の陰極7023が成膜されており、陰極7023上にEL層7024、陽極7025が順に積層されている。陰極7023は、図38(A)の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば20nmの膜厚を有するAlを、陰極7023として用いることができる。そしてEL層7024は、図38(A)と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極7025は、図38(A)と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
【0232】
陰極7023と、EL層7024と、陽極7025とが重なっている部分が発光素子7022に相当する。図38(C)に示した画素の場合、発光素子7022から発せられる光は、白抜きの矢印で示すように陽極7025側と陰極7023側の両方に射出する。
【0233】
なお、ここでは、発光素子として有機EL素子について述べたが、発光素子として無機EL素子を設けることも可能である。
【0234】
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ(駆動用TFT)と発光素子が電気的に接続されている例を示したが、駆動用TFTと発光素子との間に電流制御用TFTが接続されている構成であってもよい。
【0235】
なお本実施の形態で示す発光装置は、図38に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【0236】
以上の工程により、発光装置を作製することができる。本実施の形態の発光装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い発光装置である。
【0237】
(実施の形態4)
次に、本発明の表示装置の一形態である表示パネルの構成について、以下に示す。
【0238】
図39(A)に、信号線駆動回路6013のみを別途形成し、基板6011上に形成された画素部6012と接続している表示パネルの形態を示す。画素部6012及び走査線駆動回路6014は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタよりも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路6013は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはSOIを用いたトランジスタであっても良い。画素部6012と、信号線駆動回路6013と、走査線駆動回路6014とに、それぞれ電源の電位、各種信号等が、FPC6015を介して供給される。
【0239】
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
【0240】
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばFPC上に貼り合わせるようにしても良い。図39(B)に、信号線駆動回路6023のみを別途形成し、基板6021上に形成された画素部6022及び走査線駆動回路6024と接続している液晶表示装置パネルの形態を示す。画素部6022及び走査線駆動回路6024は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路6023は、FPC6025を介して画素部6022と接続されている。画素部6022と、信号線駆動回路6023と、走査線駆動回路6024とに、それぞれ電源の電位、各種信号等が、FPC6025を介して供給される。
【0241】
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図39(C)に、信号線駆動回路が有するアナログスイッチ6033aを、画素部6032、走査線駆動回路6034と同じ基板6031上に形成し、信号線駆動回路が有するシフトレジスタ6033bを別途異なる基板に形成して貼り合わせる液晶表示装置パネルの形態を示す。画素部6032及び走査線駆動回路6034は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ6033bは、FPC6035を介して画素部6032と接続されている。画素部6032と、信号線駆動回路と、走査線駆動回路6034とに、それぞれ電源の電位、各種信号等が、FPC6035を介して供給される。
【0242】
図39に示すように、本発明の液晶表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成することができる。
【0243】
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のCOG方法、ワイヤボンディング方法、或いはTAB方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図39に示した位置に限定されない。また、コントローラ、CPU、メモリ等を別途形成し、接続するようにしても良い。
【0244】
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
【0245】
図42に本発明の液晶表示装置のブロック図を示す。図42に示す表示装置は、表示素子を備えた画素を複数有する画素部700と、各画素を選択する走査線駆動回路702と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路703とを有する。
【0246】
図42において信号線駆動回路703は、シフトレジスタ704、アナログスイッチ705を有している。シフトレジスタ704には、クロック信号(CLK)、スタートパルス信号(SP)が入力されている。クロック信号(CLK)とスタートパルス信号(SP)が入力されると、シフトレジスタ704においてタイミング信号が生成され、アナログスイッチ705に入力される。
【0247】
またアナログスイッチ705には、ビデオ信号(video signal)が与えられている。アナログスイッチ705は入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。
【0248】
次に、走査線駆動回路702の構成について説明する。走査線駆動回路702は、シフトレジスタ706、バッファ707を有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路702において、シフトレジスタ706にクロック信号(CLK)及びスタートパルス信号(SP)が入力されることによって、選択信号が生成される。生成された選択信号はバッファ707において緩衝増幅され、対応する走査線に供給される。走査線には、1ライン分の画素のトランジスタのゲートが接続されている。そして、1ライン分の画素のトランジスタを一斉にONにしなくてはならないので、バッファ707は大きな電流を流すことが可能なものが用いられる。
【0249】
フルカラーの液晶表示装置で、R(赤)、G(緑)、B(青)に対応するビデオ信号を、順にサンプリングして対応する信号線に供給している場合、シフトレジスタ704とアナログスイッチ705とを接続するための端子数が、アナログスイッチ705と画素部700の信号線を接続するための端子数の1/3程度に相当する。よって、アナログスイッチ705を画素部700と同じ基板上に形成することで、アナログスイッチ705を画素部700と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
【0250】
なお、図42の走査線駆動回路702は、シフトレジスタ706、及びバッファ707を有するが、シフトレジスタ706で走査線駆動回路702を構成してもよい。
【0251】
なお、図42に示す構成は、本発明の表示装置の一形態を示したに過ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。
【0252】
次に、極性が全て同一のLPSAS膜をチャネル形成領域に用いた薄膜トランジスタを含むシフトレジスタの一形態について図43及び図44を用いて説明する。図43に、本実施の形態のシフトレジスタの構成を示す。図43に示すシフトレジスタは、複数のフリップフロップ701−i(フリップフロップ701−1〜701−nのうちいずれか一)で構成される。また、第1のクロック信号、第2のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。
【0253】
図43のシフトレジスタの接続関係について説明する。図43のシフトレジスタは、i段目のフリップフロップ701−i(フリップフロップ701−1〜701−nのうちいずれか一)は、図44に示した第1の配線501が第7の配線717−i−1に接続され、図44に示した第2の配線502が第7の配線717−i+1に接続され、図44に示した第3の配線503が第7の配線717−iに接続され、図44に示した第6の配線506が第5の配線715に接続される。
【0254】
また、図44に示した第4の配線504が奇数段目のフリップフロップでは第2の配線712に接続され、偶数段目のフリップフロップでは第3の配線713に接続され、図44に示した第5の配線505が第4の配線714に接続される。
【0255】
ただし、1段目のフリップフロップ701−1の図44に示す第1の配線501は第1の配線711に接続され、n段目のフリップフロップ701−nの図44に示す第2の配線502は第6の配線716に接続される。
【0256】
なお、第1の配線711、第2の配線712、第3の配線713、第6の配線716を、それぞれ第1の信号線、第2の信号線、第3の信号線、第4の信号線と呼んでもよい。さらに、第4の配線714、第5の配線715を、それぞれ第1の電源線、第2の電源線と呼んでもよい。
【0257】
次に、図43に示すフリップフロップの詳細について、図44に示す。図44に示すフリップフロップは、第1の薄膜トランジスタ171、第2の薄膜トランジスタ172、第3の薄膜トランジスタ173、第4の薄膜トランジスタ174、第5の薄膜トランジスタ175、第6の薄膜トランジスタ176、第7の薄膜トランジスタ177及び第8の薄膜トランジスタ178を有する。本実施の形態において、第1の薄膜トランジスタ171、第2の薄膜トランジスタ172、第3の薄膜トランジスタ173、第4の薄膜トランジスタ174、第5の薄膜トランジスタ175、第6の薄膜トランジスタ176、第7の薄膜トランジスタ177及び第8の薄膜トランジスタ178は、nチャネル型トランジスタとし、ゲート・ソース間電圧(Vgs)がしきい値電圧(Vth)を上回ったとき導通状態になるものとする。
【0258】
次に、図43に示すフリップフロップの接続構成について、以下に示す。
【0259】
第1の薄膜トランジスタ171の第1の電極(ソース電極またはドレイン電極の一方)が第4の配線504に接続され、第1の薄膜トランジスタ171の第2の電極(ソース電極またはドレイン電極の他方)が第3の配線503に接続される。
【0260】
第2の薄膜トランジスタ172の第1の電極が第6の配線506に接続され、第2の薄膜トランジスタ172の第2の電極が第3の配線503に接続される。
【0261】
第3の薄膜トランジスタ173の第1の電極が第5の配線505に接続され、第3の薄膜トランジスタ173の第2の電極が第2の薄膜トランジスタ172のゲート電極に接続され、第3の薄膜トランジスタ173のゲート電極が第5の配線505に接続される。
【0262】
第4の薄膜トランジスタ174の第1の電極が第6の配線506に接続され、第4の薄膜トランジスタ174の第2の電極が第2の薄膜トランジスタ172のゲート電極に接続され、第4の薄膜トランジスタ174のゲート電極が第1の薄膜トランジスタ171のゲート電極に接続される。
【0263】
第5の薄膜トランジスタ175の第1の電極が第5の配線505に接続され、第5の薄膜トランジスタ175の第2の電極が第1の薄膜トランジスタ171のゲート電極に接続され、第5の薄膜トランジスタ175のゲート電極が第1の配線501に接続される。
【0264】
第6の薄膜トランジスタ176の第1の電極が第6の配線506に接続され、第6の薄膜トランジスタ176の第2の電極が第1の薄膜トランジスタ171のゲート電極に接続され、第6の薄膜トランジスタ176のゲート電極が第2の薄膜トランジスタ172のゲート電極に接続される。
【0265】
第7の薄膜トランジスタ177の第1の電極が第6の配線506に接続され、第7の薄膜トランジスタ177の第2の電極が第1の薄膜トランジスタ171のゲート電極に接続され、第7の薄膜トランジスタ177のゲート電極が第2の配線502に接続される。第8の薄膜トランジスタ178の第1の電極が第6の配線506に接続され、第8の薄膜トランジスタ178の第2の電極が第2の薄膜トランジスタ172のゲート電極に接続され、第8の薄膜トランジスタ178のゲート電極が第1の配線501に接続される。
【0266】
なお、第1の薄膜トランジスタ171のゲート電極、第4の薄膜トランジスタ174のゲート電極、第5の薄膜トランジスタ175の第2の電極、第6の薄膜トランジスタ176の第2の電極及び第7の薄膜トランジスタ177の第2の電極の接続箇所をノード143とする。さらに、第2の薄膜トランジスタ172のゲート電極、第3の薄膜トランジスタ173の第2の電極、第4の薄膜トランジスタ174の第2の電極、第6の薄膜トランジスタ176のゲート電極及び第8の薄膜トランジスタ178の第2の電極の接続箇所をノード144とする。
【0267】
なお、第1の配線501、第2の配線502、第3の配線503及び第4の配線504を、それぞれ第1の信号線、第2の信号、第3の信号線、第4の信号線と呼んでもよい。さらに、第5の配線505を第1の電源線、第6の配線506を第2の電源線と呼んでもよい。
【0268】
図44に示したフリップフロップの上面図の一例を図45に示す。
【0269】
導電膜901は、第1の薄膜トランジスタ171の第1の電極として機能する部分を含み、画素電極と同時に形成される配線951を介して第4の配線504と接続される。
【0270】
導電膜902は第1の薄膜トランジスタ171の第2の電極として機能する部分を含み、画素電極と同時に形成される配線952を介して第3の配線503と接続される。
【0271】
導電膜903は、第1の薄膜トランジスタ171のゲート電極、及び第4の薄膜トランジスタ174のゲート電極として機能する部分を含む。
【0272】
導電膜904は、第2の薄膜トランジスタ172の第1の電極、第6の薄膜トランジスタ176の第1の電極、第4の薄膜トランジスタ174の第1の電極、及び第8の薄膜トランジスタ178の第1の電極として機能する部分を含み、第6の配線506と接続される。
【0273】
導電膜905は、第2の薄膜トランジスタ172の第2の電極として機能する部分を含み、画素電極と同時に形成される配線954を介して第3の配線503と接続される。
【0274】
導電膜906は第2の薄膜トランジスタ172のゲート電極、及び第6の薄膜トランジスタ176のゲート電極として機能する部分を含む。
【0275】
導電膜907は、第3の薄膜トランジスタ173の第1の電極として機能する部分を含み、配線955を介して第5の配線505と接続される。
【0276】
導電膜908は、第3の薄膜トランジスタ173の第2の電極、及び第4の薄膜トランジスタ174の第2の電極として機能する部分を含み、画素電極と同時に形成される配線956を介して導電膜906と接続される。
【0277】
導電膜909は、第3の薄膜トランジスタ173のゲート電極として機能する部分を含み、配線955を介して第5の配線505と接続される。
【0278】
導電膜910は、第5の薄膜トランジスタ175の第1の電極として機能する部分を含み、画素電極と同時に形成される配線959を介して第5の配線505と接続される。
【0279】
導電膜911は、第5の薄膜トランジスタ175の第2の電極、及び第7の薄膜トランジスタ177の第2の電極として機能する部分を含み、画素電極と同時に形成される配線958を介して導電膜903と接続される。
【0280】
導電膜912は、第5の薄膜トランジスタ175のゲート電極として機能する部分を含み、画素電極と同時に形成される配線960を介して第1の配線501と接続される。
【0281】
導電膜913は、第6の薄膜トランジスタ176の第2の電極として機能する部分を含み、画素電極と同時に形成される配線957を介して導電膜903と接続される。
【0282】
導電膜914は、第7の薄膜トランジスタ177のゲート電極として機能する部分を含み、画素電極と同時に形成される配線962を介して第2の配線502と接続される。
【0283】
導電膜915は、第8の薄膜トランジスタ178のゲート電極として機能する部分を含み、画素電極と同時に形成される配線961を介して導電膜912と接続される。
【0284】
導電膜916は、第8の薄膜トランジスタ178の第2の電極として機能する部分を含み、画素電極と同時に形成される配線953を介して導電膜906と接続される。
【0285】
なお、微結晶半導体膜981〜988の一部は、それぞれ第1の薄膜トランジスタ〜第8の薄膜トランジスタのチャネル形成領域として機能する。
【0286】
図42乃至図44に示したような回路を、LPSAS膜をチャネル形成領域に用いたトランジスタで構成した液晶表示装置は、回路を高速に動作させることが出来る。例えば、非晶質半導体膜をチャネル形成領域に用いた場合とLPSAS膜をチャネル形成領域に用いた場合とを比較すると、LPSAS膜をチャネル形成領域に用いた場合の方が、トランジスタの移動度が大きいため、駆動回路(例えば走査線駆動回路702のシフトレジスタ706)の駆動周波数を高くすることが可能となる。走査線駆動回路702を高速に動作させることが出来るため、フレーム周波数を高くすること、または、黒画面挿入を実現することなども実現することが出来る。
【0287】
フレーム周波数を上げる場合は、画像の動きの方向に応じて、画面のデータを生成することが望ましい。つまり、動き補償を行って、データを補間することが望ましい。このように、フレーム周波数を上げ、画像データを補間することにより、動画の表示特性が改善され、滑らかな表示を行うことが出来る。例えば、2倍(例えば120ヘルツ、100ヘルツ)以上、より好ましくは4倍(例えば480ヘルツ、400ヘルツ)以上にすることにより、動画における画像のぼけや残像を低減することが出来る。その場合、走査線駆動回路702も、駆動周波数を高くして、動作させることにより、フレーム周波数を上げることが出来る。
【0288】
黒画面挿入を行う場合は、画像データもしくは黒表示となるデータを画素部700に供給できるようにする。その結果、インパルス駆動に近い形となり、残像を低減することが出来る。その場合、走査線駆動回路702も、駆動周波数を高くして、動作させることにより、黒画面挿入を行うことが出来る。
【0289】
さらに、走査線駆動回路702の薄膜トランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来る。例えば8倍(例えば960ヘルツ、800ヘルツ)以上のフレーム周波数とすることが出来る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することが出来る。一例としては、第2の薄膜トランジスタ172のチャネル幅は、300μm以上、より望ましくは、1000μm以上であることが望ましい。
【0290】
なお、図42乃至図44に示したような回路を、微結晶半導体をチャネル形成領域に用いたトランジスタで構成することにより、レイアウト面積を小さくすることが出来る。そのため、表示装置の一例である液晶表示装置の額縁を小さくすることができる。例えば、非晶質半導体膜をチャネル形成領域に用いた場合とLPSAS膜をチャネル形成領域に用いた場合とを比較すると、LPSAS膜をチャネル形成領域に用いた場合の方が、トランジスタの移動度が大きいため、トランジスタのチャネル幅を小さくすることが出来る。その結果、液晶表示装置を狭額縁化させることが可能となる。一例としては、第2の薄膜トランジスタ172のチャネル幅は、3000μm以下、より望ましくは、2000μm以下であることが望ましい。
【0291】
なお、図44における第2の薄膜トランジスタ172は、第3の配線503にローレベルの信号を出力する期間が長い。その間、第2の薄膜トランジスタ172は、ずっとオン状態になっている。したがって、第2の薄膜トランジスタ172には、強いストレスが加わり、トランジスタ特性が劣化しやすくなっている。トランジスタ特性が劣化すると、しきい値電圧が徐々に大きくなってくる。その結果、電流値が小さくなってくる。そこで、トランジスタが劣化しても、十分な電流を供給できるようにするため、第2の薄膜トランジスタ172のチャネル幅は大きいことが望ましい。あるいは、トランジスタが劣化しても、回路動作に支障がないように、補償されていることが望ましい。例えば、第2の薄膜トランジスタ172と並列に、トランジスタを配置し、第2の薄膜トランジスタ172と交互にオン状態となるようにすることによって、劣化の影響を受けにくくすることが望ましい。
【0292】
しかしながら、非晶質半導体膜をチャネル形成領域に用いた場合とLPSAS膜をチャネル形成領域に用いた場合とを比較すると、LPSAS膜をチャネル形成領域に用いた場合の方が、劣化しにくい。したがって、LPSAS膜をチャネル形成領域に用いた場合は、トランジスタのチャネル幅を小さくすることが出来る。または、劣化に対する補償用の回路を配置しなくても正常に動作させることが出来る。これらにより、レイアウト面積を小さくすることが出来る。
【0293】
(実施の形態5)
次に、本発明の表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図46を用いて説明する。図46(A)は、第1の基板4001上に形成されたLPSAS膜を有する薄膜トランジスタ4010及び液晶素子4013を、第2の基板4006との間にシール材4005によって封止した、パネルの上面図であり、図46(B)は、図46(A)のA−A’における断面図相当する。
【0294】
第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、液晶4008と共に封止されている。また第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路4003が実装されている。なお本実施の形態では、多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを有する信号線駆動回路を、第1の基板4001に貼り合わせる例について説明するが、単結晶半導体をチャネル形成領域に用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図46では、信号線駆動回路4003に含まれる、多結晶半導体膜で形成された薄膜トランジスタ4009を例示する。
【0295】
また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、薄膜トランジスタを複数有しており、図46(B)では、画素部4002に含まれる薄膜トランジスタ4010を例示している。薄膜トランジスタ4010はLPSAS膜をチャネル形成領域に用いた薄膜トランジスタに相当する。
【0296】
また、液晶素子4013が有する画素電極4030は、薄膜トランジスタ4010と配線4040を介して電気的に接続されている。そして液晶素子4013の対向電極4031は第2の基板4006上に形成されている。画素電極4030と対向電極4031と液晶4008とが重なっている部分が、液晶素子4013に相当する。
【0297】
なお、第1の基板4001、第2の基板4006としては、ガラス、金属(代表的にはステンレス)、セラミックス、プラスチックを用いることができる。プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、ポリエステルフィルム、またはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
【0298】
また、球状のスペーサ4035は、画素電極4030と対向電極4031との間の距離(セルギャップ)を制御するために設けられている。なお絶縁膜を選択的にエッチングすることで得られるスペーサを用いていても良い。
【0299】
また別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、引き回し配線4014、4015を介して、FPC4018から供給されている。
【0300】
本実施の形態では、接続端子4016が、液晶素子4013が有する画素電極4030と同じ導電膜から形成されている。また、引き回し配線4014、4015は、配線4040と同じ導電膜で形成されている。
【0301】
接続端子4016は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。
【0302】
なお、図示していないが、本実施の形態に示した液晶表示装置は配向膜、偏光板を有し、更にカラーフィルタや遮蔽膜を有していても良い。
【0303】
また図46では、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【0304】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【0305】
(実施の形態6)
次に、本発明の表示装置の一形態に相当する発光表示パネルの外観及び断面について、図47を用いて説明する。図47(A)は、第1の基板上に形成されたLPSAS膜を用いた薄膜トランジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネルの上面図であり、図47(B)は、図47(A)のA−A’における断面図に相当する。
【0306】
第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、充填材4007と共に密封されている。また第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路4003が実装されている。なお本実施の形態では、多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを有する信号線駆動回路を、第1の基板4001に貼り合わせる例について説明するが、単結晶半導体をチャネル形成領域に用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図47では、信号線駆動回路4003に含まれる、多結晶半導体膜で形成された薄膜トランジスタ4009を例示する。
【0307】
また、第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、薄膜トランジスタを複数有しており、図47(B)では、画素部4002に含まれる薄膜トランジスタ4010を例示している。なお本実施の形態では、薄膜トランジスタ4010が駆動用TFTであると仮定するが、薄膜トランジスタ4010は電流制御用TFTであっても良いし、消去用TFTであっても良い。薄膜トランジスタ4010はLPSAS膜をチャネル形成領域に用いた薄膜トランジスタに相当する。
【0308】
また、発光素子4011が有する画素電極4030は、薄膜トランジスタ4010のソース電極またはドレイン電極として機能する配線4040と接続されている。そして本実施の形態では、発光素子4011の透光性を有する導電膜4012が画素電極4030上に発光層を挟んで形成されている。なお発光素子4011の構成は、本実施の形態に示した構成に限定されない。発光素子4011から取り出す光の方向や、薄膜トランジスタ4010の極性などに合わせて、発光素子4011の構成は適宜変えることができる。
【0309】
また、別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、図47(B)に示す断面図では図示されていないが、引き回し配線4014及び4015を介して、FPC4018から供給されている。
【0310】
本実施の形態では、接続端子4016が、発光素子4011が有する画素電極4030と同じ導電膜から形成されている。また、引き回し配線4014、4015は、配線4040と同じ導電膜から形成されている。
【0311】
接続端子4016は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。
【0312】
発光素子4011からの光の取り出し方向に位置する基板は、透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【0313】
また、充填材4007としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。本実施の形態では充填材として窒素を用いた。
【0314】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板(楕円偏光板を含む)、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【0315】
なお、図47では、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【0316】
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。
【0317】
(実施の形態7)
本発明により得られる表示装置等によって、アクティブマトリクス型表示装置モジュールに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【0318】
その様な電子機器としては、ビデオカメラやデジタルカメラ等のカメラ、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図40に示す。
【0319】
図40(A)はテレビジョン装置である。表示モジュールを、図40(A)に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。FPCまで取り付けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面2003が形成され、その他付属設備としてスピーカ部2009、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
【0320】
図40(A)に示すように、筐体2001に表示素子を利用した表示用パネル2002が組みこまれ、受信機2005により一般のテレビ放送の受信をはじめ、モデム2004を介して有線又は無線による通信ネットワークに接続することにより一方向(送信者から受信者)又は双方向(送信者と受信者間、又は受信者間同士)の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機2006により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部2007が設けられていても良い。
【0321】
また、テレビジョン装置にも、主画面2003の他にサブ画面2008を第2の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面2003を液晶表示パネルで形成し、サブ画面を発光表示パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面2003を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。
【0322】
図41はテレビ装置の主要な構成を示すブロック図を示している。表示パネル900には、画素部921が形成されている。信号線駆動回路922と走査線駆動回路923は、表示パネル900にCOG方式により実装されていても良い。
【0323】
その他の外部回路の構成として、映像信号の入力側では、チューナ924で受信した信号のうち、映像信号を増幅する映像信号増幅回路925と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路926と、その映像信号をドライバICの入力仕様に変換するためのコントロール回路927などを有している。コントロール回路927は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路928を設け、入力デジタル信号をm個に分割して供給する構成としても良い。
【0324】
チューナ924で受信した信号のうち、音声信号は、音声信号増幅回路929に送られ、その出力は音声信号処理回路930を経てスピーカ933に供給される。制御回路931は受信局(受信周波数)や音量の制御情報を入力部932から受け、チューナ924や音声信号処理回路930に信号を送出する。
【0325】
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
【0326】
図40(B)は携帯電話機2301の一例を示している。この携帯電話機2301は、表示部2302、操作部2303などを含んで構成されている。表示部2302においては、上記実施の形態で説明した表示装置を適用することで、量産性を高めることができる。
【0327】
また、図40(C)に示す携帯型のコンピュータは、本体2401、表示部2402等を含んでいる。表示部2402に、上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。
【0328】
図40(D)は卓上照明器具であり、照明部2501、傘2502、可変アーム2503、支柱2504、台2505、電源2506を含む。本発明の発光装置を照明部2501に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
【実施例1】
【0329】
ガラス基板上に微結晶シリコン膜を成膜し、微結晶シリコン膜にレーザビームを照射したときの、レーザビームのエネルギー密度と形成されるシリコン膜の表面形状、結晶性、表面凹凸について、測定した結果を図48乃至図50に示す。
【0330】
微結晶シリコン膜の成膜条件を、RF電源周波数を13.56MHz、RF電源のパワーを100Wとし、成膜温度を280℃とし、水素流量とシランガス流量の比を100:1とし、280Paの圧力として、厚さ10nmの微結晶シリコン膜をガラス基板上に形成した。
【0331】
つぎに、微結晶シリコン膜にエキシマレーザビーム(波長308nm)を照射した。このときエネルギー密度と試料の対応表を表1に示す。
【0332】
【表1】
【0333】
図48は、試料1乃至試料10の前記試料の表面状態を走査型電子顕微鏡(SEM)で観察した結果である。各試料において上段に倍率20000倍のSEM像を示し、下段に300000倍のSEM像を示す。
【0334】
試料1乃至試料5の表面状態は、レーザビームを照射しない微結晶シリコン膜と同様であり、微結晶の大きさは数十nmであった。
【0335】
また、試料6乃至試料8のSEM像から、大きさが不ぞろいの微結晶が形成されていた。
【0336】
また、試料9及び10のSEM像から、結晶粒の大きさが大きくなり、結晶粒の大きさが100nm以上であった。
【0337】
以上のことから、微結晶シリコン膜を溶融させないレーザビームのエネルギー密度は248〜342mJ/cm2であることがわかる。
【0338】
図49(A)はラマン散乱スペクトルであり、試料1乃至試料10のスペクトルを比較した測定結果である。なお、アモルファスシリコンを示すピーク位置は480cm−1であり、ポリシリコンを示すピークは515〜518cm−1であり、単結晶シリコンを示すピークは520.5cm−1である。
【0339】
試料1及び試料2においては、450〜500cm−1においてブロードなピークが現れており、アモルファスシリコンが含まれていることが分かる。試料3乃至試料10においては、515〜518cm−1にピークが現れている。また、レーザビームのエネルギー密度を高くするにつれ、半値幅(FWHM)が狭くなり、結晶性が高まっていることが分かる。
【0340】
次に、レーザビームのエネルギー密度と、LPSAS膜の結晶/アモルファスピーク強度比(以下、Ic/Iaと示す。)を、図49(B)に示す。
【0341】
エネルギー密度が248mJ/cm2(試料1)及び268mJ/cm2(試料2)においては、Ic/Iaが1未満であり、大部分がアモルファスシリコンであることが分かる。
【0342】
エネルギー密度が291mJ/cm2(試料3)、315mJ/cm2(試料4)、及び342mJ/cm2(試料5)においては、Ic/Iaが3より大きく7未満であり、アモルファスシリコンとポリシリコンが混合されていることが分かる。
【0343】
エネルギー密度が370mJ/cm2(試料6)、401mJ/cm2(試料7)、及び433mJ/cm2(試料8)においては、Ic/Iaが13より大きく20未満であり、アモルファスシリコンとポリシリコンが混合されていることが分かる。また、ポリシリコンの割合が増加していることが分かる。
【0344】
エネルギー密度が467mJ/cm2(試料9)、及び502mJ/cm2(試料10)においては、Ic/Iaが23より大きく27未満であり、アモルファスシリコンとポリシリコンが混合されていることが分かる。また、ポリシリコンの割合がさらに増加していることが分かる。
【0345】
即ち、レーザビームのエネルギー密度を高くするほど、ポリシリコンが多く含まれることが分かり、微結晶シリコン膜の結晶性が高くなることが分かる。また、結晶粒が含まれる割合の高いシリコン膜を形成するためには、エネルギー密度が291mJ/cm2以上のレーザビームを照射すればよいことが分かる。
【0346】
図48及び図49から、厚さ10nmの微結晶シリコン膜を溶融させず、結晶性を高めることが可能なレーザビームのエネルギー密度の範囲は、即ちLPSAS膜を形成することが可能なエネルギー密度の範囲は、290mJ/cm2以上350mJ/cm2以下、さらには291mJ/cm2以上342mJ/cm2以下が好ましいことがわかる。
【0347】
次に、微結晶シリコン膜にレーザビームを照射したときの膜の凹凸の変化について、図50を用いて示す。
【0348】
ここでは、RF電源周波数を13.56MHz、RF電源のパワーを100Wとし、成膜温度を280℃とし、水素流量とシランガス流量の比を100:1とし、280Paの圧力で成膜した厚さ10nmの微結晶シリコン膜と、当該微結晶シリコン膜にエネルギー密度315mJ/cm2、401mJ/cm2、または467mJ/cm2のレーザビームをそれぞれ照射して形成したシリコン膜の表面粗さをノンコンタクトモードAFM(Atomic Force Microscopy)のDFM(ダイナミックフォースモード)で測定した。また、比較例として、レーザビームを照射しない微結晶シリコン膜(as−depoと示す。)の表面粗さを示した。また、図50においては、平均粗さと、自乗平均粗さと、最大高低差を示した。
【0349】
図50から、レーザビームのエネルギー密度を高くすることで、表面の凹凸が増加することが分かる。また、レーザビームのエネルギーが少なくとも401mJ/cm2以上になると、微結晶シリコン膜が溶融してしまい、結晶が二次成長してシリコンの体積移動が生じ、シリコン膜にピンホールの発生や、表面の凹凸(いわゆるリッジ)が発生・増大することが分かる。しかしながら、厚さ10nmの微結晶シリコン膜にエネルギー密度が315mJ/cm2のレーザビームを照射することで、表面の凹凸の増加を抑えつつ、結晶性を高めることが可能であることがわかる。なお、微結晶シリコン膜と基板の間に形成される膜によっては、当該膜に熱が吸収される場合があるため、上記範囲よりも高いエネルギーのレーザビームを照射する必要がある場合がある。
【実施例2】
【0350】
本実施例では、ガラス基板上に下地膜として酸化窒化シリコン膜を形成し、その上に微結晶シリコン膜を成膜した試料と、微結晶シリコン膜にレーザビームを照射した試料の、レーザビームのエネルギー密度と形成されるシリコン膜の結晶性を比較した結果を図51に示す。
【0351】
基板上に、下地膜として酸化窒化シリコン膜を形成した。ここでは、基板としてガラス基板を用いた。また、下地膜として厚さ100nmの酸化窒化シリコン膜を形成した。ここでは、RF電源周波数を60MHz、RF電源の電力を150W、成膜温度を400℃、シラン流量:一酸化二窒素流量の比を1:200、圧力40Paとして、酸化窒化シリコン膜を成膜した。
【0352】
次に、下地膜上に微結晶シリコン膜を形成した。
【0353】
微結晶シリコン膜の成膜条件を、RF電源周波数を13.56MHz、RF電源のパワーを100Wとし、成膜温度を280℃とし、水素流量とシランガス流量の比を100:1とし、280Paの圧力として、厚さ30nmの微結晶シリコン膜をガラス基板上に形成した。
【0354】
つぎに、微結晶シリコン膜にエキシマレーザビーム(波長308nm)を照射した。このときエネルギー密度と試料の対応表を表2に示す。
【0355】
【表2】
【0356】
次に、微結晶シリコン膜の結晶性をラマン散乱スペクトルで測定した結果を図51に示す。なお、アモルファスシリコンを示すピーク位置は480cm−1であり、ポリシリコンを示すピークは515〜518cm−1であり、単結晶シリコンを示すピークは520.5cm−1である。
【0357】
レーザビームを微結晶シリコン膜に照射していない試料11では、450〜500cm−1においてブロードなピークが現れており、アモルファスシリコンが含まれていることが分かる。また、515〜520cm−1に弱いピークが現れていることから微結晶シリコンが含まれていることが分かる。
【0358】
310〜360mJ/cm2のレーザビームのエネルギーを照射した試料12乃至試料17のシリコン膜においては、450〜500cm−1においてブロードなビークがなく、516〜520cm−1付近にピークが現れていることから、レーザビームを照射することにより、微結晶シリコン膜の非晶質成分が固相結晶成長し、微結晶になったことがわかる。
【実施例3】
【0359】
本実施例では、図1乃至図3に示す薄膜トランジスタの作製工程により作製した薄膜トランジスタの電気特性を測定した結果を示す。
【0360】
はじめに、薄膜トランジスタの作製工程を示す。
【0361】
図1(A)に示すように、基板50上にゲート電極51を形成した。ここでは、基板50としてガラス基板を用いた。また、ゲート電極51として、モリブデンターゲットをアルゴンでスパッタリングして厚さ150nmのモリブデン膜を形成した後、フォトリソグラフィ工程により形成したレジストマスクを用いてモリブデン膜をエッチングして、ゲート電極51としてモリブデン層を形成した。この後、レジストマスクを除去した。
【0362】
次に、ゲート電極51及び基板50上に、ゲート絶縁膜52a、52b、微結晶半導体膜53aを連続成膜した。
【0363】
ゲート絶縁膜52aとしては、厚さ123nmの窒化シリコン膜を形成した。ここでは、RF電源周波数を60MHz、RF電源の電力を100W、成膜温度を400℃、シラン流量:アンモニア流量:アルゴン流量の比を1:80:10、圧力40Paとして、窒化シリコン膜を成膜した。
【0364】
ゲート絶縁膜52bとしては、厚さ100nmの酸化窒化シリコン膜を形成した。ここでは、RF電源周波数を60MHz、RF電源の電力を150W、成膜温度を400℃、シラン流量:一酸化二窒素流量の比を1:200、圧力40Paとして、酸化窒化シリコン膜を成膜した。
【0365】
次に、反応室の内壁に保護膜を形成した。保護膜として厚さ100nmのアモルファスシリコン膜を形成した。ここでは、RF電源周波数を13.56MHz、RF電源の電力を60W、成膜温度を280℃、シラン流量を100sccm、圧力280Paとして、アモルファスシリコン膜を成膜した。
【0366】
次に、反応室に基板を搬入して、ゲート絶縁膜52b上に微結晶半導体膜53aを形成した。微結晶半導体膜53aとしては、厚さ30nmの微結晶シリコン膜を形成した。ここでは、RF電源周波数を13.56MHz、RF電源の電力を100W、成膜温度を280℃、シラン流量:水素流量の比を1:100、圧力280Paとして、微結晶シリコン膜を成膜した。なお、当該工程の前に、反応室の内壁にa−Siを成膜した。
【0367】
次に、微結晶半導体膜53a表面に形成される自然酸化膜をフッ酸で除去した後、微結晶半導体膜53aにレーザビームを照射して、図1(B)に示すLPSAS膜53bを形成した。ここでは、大気雰囲気で、380mJ/cm2のエキシマレーザ光を照射した。この後、フッ酸を用いてLPSAS膜53b表面の酸化膜を除去した。
【0368】
次に、図1(C)に示すように、LPSAS膜53b上にバッファ層54及び一導電型を付与する不純物元素が添加された半導体膜55を形成した。
【0369】
バッファ層54としては、厚さ80nmの非晶質シリコン膜を形成した。ここでは、RF電源周波数を13.56MHz、RF電源の電力を60W、成膜温度を280℃、シラン流量:水素流量の比を14:15、圧力170Paとし、非晶質シリコン膜を成膜した。
【0370】
一導電型を付与する不純物元素が添加された半導体膜55としては、厚さ50nmのリンが添加された非晶質シリコン膜を形成した。ここでは、RF電源周波数を13.56MHz、RF電源の電力を60W、成膜温度を280℃、シラン流量:0.5%フォスフィン(水素希釈)流量の比を10:17、圧力170Paとし、リンが添加された非晶質シリコン膜を成膜した。
【0371】
次に、一導電型を付与する不純物元素が添加された半導体膜55上にレジストを塗布した後、フォトリソグラフィ工程によりレジストマスク56を形成し、レジストマスク56を用いて、LPSAS膜53b、バッファ層54、及び一導電型を付与する不純物元素が添加された半導体膜55をエッチングして、図2(A)に示すように、島状の半導体層を形成した。ここでは、平行平板型RIE(reactive ion etching)装置を用い、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)パワー150W、バイアスパワー40W、圧力1.0Pa、エッチングガスに流量100sccmの塩素を用い、エッチング時間を100秒としたエッチング条件で、LPSAS膜53b、バッファ層54、及び一導電型を付与する不純物元素が添加された半導体膜55をエッチングし、島状のLPSAS膜61、バッファ層62、及び一導電型を付与する不純物元素が添加された半導体膜63を形成した。この後、レジストマスク56を除去した。
【0372】
次に、図2(B)に示すように、島状のLPSAS膜61、バッファ層62、及び一導電型を付与する不純物元素が添加された半導体膜63を覆う導電膜65を形成した。ここでは、3層積層された導電膜65a〜65cの代わりに、単層で形成された導電膜65を形成する。具体的には、モリブデンターゲットをアルゴンでスパッタリングして厚さ300nmのモリブデン層を形成した。
【0373】
次に、導電膜65上にレジストを塗布した後、フォトリソグラフィ工程によりレジストマスク66を形成し、当該レジストマスク66を用いて導電膜65をウエットエッチングして、図2(C)に示すように、導電膜71を形成した。なお、本実施例では、導電膜71の平面形状は、C字状ではなく並行型である。
【0374】
次に、レジストマスク66を用いて一導電型を付与する不純物元素が添加された半導体膜63をエッチングして、図3(A)に示すように、一対の一導電型を付与する不純物元素が添加された半導体膜72を形成した。なお、当該工程において、バッファ層の表面も一部エッチングされ、バッファ層73となった。ここでは、平行平板型RIE装置を用い、ICPパワー150W、バイアスパワー40W、圧力1.0Pa、エッチングガスに流量100sccmの塩素を用い、エッチング時間を44秒としたエッチング条件で、バッファ層62、及び一導電型を付与する不純物元素が添加された半導体膜63をエッチングした。この後、レジストマスクを除去した。
【0375】
次に、バッファ層73、及び一対の一導電型を付与する不純物元素が添加された半導体膜72表面に塩素プラズマを照射し、バッファ層73に残留する不純物を除去した。ここでは、ソースパワー2000W、圧力0.67Pa、エッチングガスに流量100sccmの塩素を用い、エッチング時間を30秒としたエッチング条件で、バッファ層62の表面をエッチングした。
【0376】
次に、絶縁膜76を形成した。ここでは、RF電源周波数を13.56MHz、RF電源の電力を150W、成膜温度を280℃、シラン流量:アンモニア流量:窒素流量:水素流量の比を2:22:45:45、圧力160Paとし、絶縁膜76として厚さ300nmの窒化シリコン膜を成膜した。
【0377】
次に、絶縁膜76上にレジストを塗布した後、フォトリソグラフィ工程により形成したレジストマスクを用いて絶縁膜76の一部をドライエッチングして、導電膜を露出した。また、絶縁膜及びゲート絶縁膜52a、52bの一部をドライエッチングして、ゲート電極51を露出した。ここでは、平行平板型RIE装置を用い、ICPパワー475W、バイアスパワー300W、圧力5.5Pa、流量50sccmのCHF3及び流量100sccmのヘリウムを用いてプラズマを発生させた後、エッチングガスとして、流量7.5sccmのCHF3及び流量142.5sccmのヘリウムを用いてエッチング時間を92秒としたエッチング条件で、絶縁膜76及びゲート絶縁膜52bをエッチングした。次に、上記と同様の条件で、エッチング時間を71秒として、ゲート絶縁膜52aをエッチングした。この後、レジストマスクを除去した。
【0378】
次に、絶縁膜76上に導電層を形成した。ここでは、スパッタリング法により導電層として厚さ50nmのITOを形成した。なお、当該ITOは形成しなくともよい。
【0379】
以上の工程により、図3(C)に示すような薄膜トランジスタを形成した。
【0380】
こののち、薄膜トランジスタの電気特性を測定した結果を図52に示す。なお、本実施例の薄膜トランジスタのチャネル長を6μm、チャネル幅を25μmとして形成した。また、ドレイン電圧が1V及び14Vの電流電圧特性を実線で示し、ドレイン電圧が1Vのときの電界効果移動度を破線で示した。最大電界効果移動度は、15cm2/V・sであった。以上により、アモルファスシリコンや微結晶シリコン膜をチャネル形成領域に用いた薄膜トランジスタと比較して、LPSAS膜をチャネル形成領域に用いて移動度の高い薄膜トランジスタを作製することが可能である。
【図面の簡単な説明】
【0381】
【図1】本発明の表示装置の作製方法を説明する断面図である。
【図2】本発明の表示装置の作製方法を説明する断面図である。
【図3】本発明の表示装置の作製方法を説明する断面図である。
【図4】本発明の表示装置の作製方法を説明する上面図である。
【図5】本発明の表示装置の作製方法を説明する断面図である。
【図6】本発明の表示装置の作製方法を説明する断面図である。
【図7】本発明の発光装置の作製方法を説明する断面図である。
【図8】本発明の表示装置の作製方法を説明する上面図である。
【図9】本発明の表示装置の作製方法を説明する断面図である。
【図10】本発明の表示装置の作製方法を説明する断面図である。
【図11】本発明の表示装置の作製方法を説明する断面図である。
【図12】本発明の表示装置の作製方法を説明する上面図である。
【図13】本発明の表示装置の作製方法を説明する断面図である。
【図14】本発明の表示装置の作製方法を説明する断面図である。
【図15】本発明の発光装置の作製方法を説明する断面図である。
【図16】本発明の表示装置の作製方法を説明する上面図である。
【図17】本発明の表示装置の作製方法を説明する断面図である。
【図18】本発明の表示装置の作製方法を説明する断面図である。
【図19】本発明の発光装置の作製方法を説明する断面図である。
【図20】本発明に適用可能な半導体製造装置を説明する上面図である。
【図21】本発明に適用可能な光学系を説明する図である。
【図22】本発明に適用可能な多階調マスクを説明する図である。
【図23】本発明の液晶表示装置を説明する図である。
【図24】本発明の液晶表示装置を説明する図である。
【図25】本発明の液晶表示装置を説明する図である。
【図26】本発明の液晶表示装置を説明する図である。
【図27】本発明の液晶表示装置を説明する図である。
【図28】本発明の液晶表示装置を説明する図である。
【図29】本発明の液晶表示装置を説明する図である。
【図30】本発明の液晶表示装置を説明する図である。
【図31】本発明の液晶表示装置を説明する図である。
【図32】本発明の液晶表示装置を説明する図である。
【図33】本発明の液晶表示装置を説明する図である。
【図34】本発明の液晶表示装置を説明する図である。
【図35】本発明の液晶表示装置を説明する図である。
【図36】本発明の液晶表示装置を説明する図である。
【図37】本発明の発光装置の作製方法を説明する断面図である。
【図38】本発明の発光装置に適用可能な画素を説明する断面図である。
【図39】本発明の表示パネルを説明する斜視図である。
【図40】本発明の発光装置を用いた電子機器を説明する斜視図である。
【図41】本発明の発光装置を用いた電子機器を説明する図である。
【図42】本発明の表示装置の構成を説明するブロック図である。
【図43】本発明の表示装置の駆動回路の構成を説明する等価回路図である。
【図44】本発明の表示装置の駆動回路の構成を説明する等価回路図である。
【図45】本発明の表示装置の駆動回路のレイアウトを説明する上面図である。
【図46】本発明の液晶表示パネルを説明する上面図及び断面図である。
【図47】本発明の発光表示パネルを説明する上面図及び断面図である。
【図48】実施例1により得られた微結晶半導体膜をSEMで測定した結果を示す図である。
【図49】実施例1により得られた微結晶半導体膜をラマン分光法で測定した結果を示す図である。
【図50】実施例1により得られた微結晶半導体膜をDFMで測定した結果を示す図である。
【図51】実施例2により得られた微結晶半導体膜をラマン分光法で測定した結果を示す図である。
【図52】実施例3により得られた薄膜トランジスタの電気特性を示す図である。
【特許請求の範囲】
【請求項1】
基板上にゲート電極を形成し、
前記基板及びゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に微結晶半導体膜を形成し、
前記微結晶半導体膜にレーザビームを照射した後、前記レーザビームが照射された微結晶半導体膜上にバッファ層を形成し、
前記バッファ層上に一導電型を付与する不純物元素が添加された半導体膜で形成されるソース領域及びドレイン領域を形成し、
前記ソース領域及びドレイン領域上にソース電極及びドレイン電極を形成し、
前記ソース電極またはドレイン電極に接する画素電極を形成することを特徴とする表示装置の作製方法。
【請求項2】
基板上にゲート電極を形成し、
前記基板及びゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に微結晶半導体膜を形成し、
前記微結晶半導体膜にレーザビームを照射した後、前記レーザビームが照射された微結晶半導体膜上に第1のバッファ層を形成し、
前記第1のバッファ層上に、一導電型を付与する不純物元素が添加された第1の半導体膜を形成し、
前記レーザビームが照射された微結晶半導体膜、前記第1のバッファ層、及び前記一導電型を付与する不純物元素が添加された第1の半導体膜を選択的にエッチングして、チャネル形成領域として機能する微結晶半導体膜、第2のバッファ層、及び一導電型を付与する不純物元素が添加された第2の半導体膜を形成し、
前記一導電型を付与する不純物元素が添加された第2の半導体膜上にソース電極及びドレイン電極を形成した後、前記一導電型を付与する不純物元素が添加された第2の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、
前記ソース電極またはドレイン電極に接する画素電極を形成することを特徴とする表示装置の作製方法。
【請求項3】
基板上にゲート電極を形成し、
前記基板及びゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に微結晶半導体膜を形成し、
前記微結晶半導体膜にレーザビームを照射した後、前記レーザビームが照射された微結晶半導体膜上にバッファ層を形成し、
前記バッファ層上に一導電型を付与する不純物元素が添加された半導体膜を形成し、
前記一導電型を付与する不純物元素が添加された半導体膜上に導電膜を形成し、
前記導電膜上に多階調マスクを用いたフォトリソグラフィ工程により第1のレジストマスクを形成し、
前記第1のレジストマスクを用いて前記導電膜、前記バッファ層、前記一導電型を付与する不純物元素が添加された半導体膜、及びレーザビームが照射された前記微結晶半導体膜を選択的にエッチングし、
前記第1のレジストマスクをアッシングして一対の第2のレジストマスクを形成し、
前記第2のレジストマスクを用いて前記エッチングされた導電膜をエッチングしてソース電極及びドレイン電極を形成し、
前記第2のレジストマスクを用いて前記エッチングされた一導電型を付与する不純物元素が添加された半導体膜をエッチングしてソース領域及びドレイン領域を形成し、
前記ソース電極またはドレイン電極に接する画素電極を形成することを特徴とする表示装置の作製方法。
【請求項4】
請求項1乃至3のいずれか一項において、前記ソース電極及びドレイン電極上に層間絶縁膜を形成し、前記層間絶縁膜の一部を除去して前記ソース電極またはドレイン電極の一部を露出するコンタクトホールを形成し、
前記層間絶縁膜上に前記ソース電極またはドレイン電極に接続する前記画素電極を形成することを特徴とする表示装置の作製方法。
【請求項5】
請求項1乃至3のいずれか一項において、前記ソース電極及びドレイン電極上に層間絶縁膜を形成し、前記層間絶縁膜の一部を除去して前記ソース電極及びドレイン電極の一部を露出するコンタクトホールを形成し、
前記層間絶縁膜上に前記ソース電極またはドレイン電極の一方に接続する配線を形成し、
前記層間絶縁膜上に前記ソース電極またはドレイン電極の他方に接続する前記画素電極を形成することを特徴とする表示装置の作製方法。
【請求項6】
請求項1乃至5のいずれか一項において、前記微結晶半導体膜は、結晶粒径が0.5nm以上50nm以下の半導体結晶で形成されることを特徴とする表示装置の作製方法。
【請求項7】
請求項1乃至6のいずれか一項において、前記バッファ層は、非晶質半導体膜で形成されることを特徴とする表示装置の作製方法。
【請求項8】
請求項7において、前記バッファ層は、窒素を含む非晶質半導体膜で形成されることを特徴とする表示装置の作製方法。
【請求項9】
請求項7において、前記バッファ層は、水素を含む非晶質半導体膜で形成されることを特徴とする表示装置の作製方法。
【請求項10】
請求項7において、前記バッファ層は、フッ素、または塩素を含む非晶質半導体膜で形成されることを特徴とする表示装置の作製方法。
【請求項11】
請求項1乃至10のいずれか一項において、前記表示装置は液晶表示装置であることを特徴とする表示装置。
【請求項12】
請求項1乃至10のいずれか一項において、前記表示装置は発光装置であることを特徴とする表示装置。
【請求項1】
基板上にゲート電極を形成し、
前記基板及びゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に微結晶半導体膜を形成し、
前記微結晶半導体膜にレーザビームを照射した後、前記レーザビームが照射された微結晶半導体膜上にバッファ層を形成し、
前記バッファ層上に一導電型を付与する不純物元素が添加された半導体膜で形成されるソース領域及びドレイン領域を形成し、
前記ソース領域及びドレイン領域上にソース電極及びドレイン電極を形成し、
前記ソース電極またはドレイン電極に接する画素電極を形成することを特徴とする表示装置の作製方法。
【請求項2】
基板上にゲート電極を形成し、
前記基板及びゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に微結晶半導体膜を形成し、
前記微結晶半導体膜にレーザビームを照射した後、前記レーザビームが照射された微結晶半導体膜上に第1のバッファ層を形成し、
前記第1のバッファ層上に、一導電型を付与する不純物元素が添加された第1の半導体膜を形成し、
前記レーザビームが照射された微結晶半導体膜、前記第1のバッファ層、及び前記一導電型を付与する不純物元素が添加された第1の半導体膜を選択的にエッチングして、チャネル形成領域として機能する微結晶半導体膜、第2のバッファ層、及び一導電型を付与する不純物元素が添加された第2の半導体膜を形成し、
前記一導電型を付与する不純物元素が添加された第2の半導体膜上にソース電極及びドレイン電極を形成した後、前記一導電型を付与する不純物元素が添加された第2の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、
前記ソース電極またはドレイン電極に接する画素電極を形成することを特徴とする表示装置の作製方法。
【請求項3】
基板上にゲート電極を形成し、
前記基板及びゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に微結晶半導体膜を形成し、
前記微結晶半導体膜にレーザビームを照射した後、前記レーザビームが照射された微結晶半導体膜上にバッファ層を形成し、
前記バッファ層上に一導電型を付与する不純物元素が添加された半導体膜を形成し、
前記一導電型を付与する不純物元素が添加された半導体膜上に導電膜を形成し、
前記導電膜上に多階調マスクを用いたフォトリソグラフィ工程により第1のレジストマスクを形成し、
前記第1のレジストマスクを用いて前記導電膜、前記バッファ層、前記一導電型を付与する不純物元素が添加された半導体膜、及びレーザビームが照射された前記微結晶半導体膜を選択的にエッチングし、
前記第1のレジストマスクをアッシングして一対の第2のレジストマスクを形成し、
前記第2のレジストマスクを用いて前記エッチングされた導電膜をエッチングしてソース電極及びドレイン電極を形成し、
前記第2のレジストマスクを用いて前記エッチングされた一導電型を付与する不純物元素が添加された半導体膜をエッチングしてソース領域及びドレイン領域を形成し、
前記ソース電極またはドレイン電極に接する画素電極を形成することを特徴とする表示装置の作製方法。
【請求項4】
請求項1乃至3のいずれか一項において、前記ソース電極及びドレイン電極上に層間絶縁膜を形成し、前記層間絶縁膜の一部を除去して前記ソース電極またはドレイン電極の一部を露出するコンタクトホールを形成し、
前記層間絶縁膜上に前記ソース電極またはドレイン電極に接続する前記画素電極を形成することを特徴とする表示装置の作製方法。
【請求項5】
請求項1乃至3のいずれか一項において、前記ソース電極及びドレイン電極上に層間絶縁膜を形成し、前記層間絶縁膜の一部を除去して前記ソース電極及びドレイン電極の一部を露出するコンタクトホールを形成し、
前記層間絶縁膜上に前記ソース電極またはドレイン電極の一方に接続する配線を形成し、
前記層間絶縁膜上に前記ソース電極またはドレイン電極の他方に接続する前記画素電極を形成することを特徴とする表示装置の作製方法。
【請求項6】
請求項1乃至5のいずれか一項において、前記微結晶半導体膜は、結晶粒径が0.5nm以上50nm以下の半導体結晶で形成されることを特徴とする表示装置の作製方法。
【請求項7】
請求項1乃至6のいずれか一項において、前記バッファ層は、非晶質半導体膜で形成されることを特徴とする表示装置の作製方法。
【請求項8】
請求項7において、前記バッファ層は、窒素を含む非晶質半導体膜で形成されることを特徴とする表示装置の作製方法。
【請求項9】
請求項7において、前記バッファ層は、水素を含む非晶質半導体膜で形成されることを特徴とする表示装置の作製方法。
【請求項10】
請求項7において、前記バッファ層は、フッ素、または塩素を含む非晶質半導体膜で形成されることを特徴とする表示装置の作製方法。
【請求項11】
請求項1乃至10のいずれか一項において、前記表示装置は液晶表示装置であることを特徴とする表示装置。
【請求項12】
請求項1乃至10のいずれか一項において、前記表示装置は発光装置であることを特徴とする表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図49】
【図50】
【図51】
【図52】
【図48】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図49】
【図50】
【図51】
【図52】
【図48】
【公開番号】特開2009−49388(P2009−49388A)
【公開日】平成21年3月5日(2009.3.5)
【国際特許分類】
【出願番号】特願2008−185728(P2008−185728)
【出願日】平成20年7月17日(2008.7.17)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
【公開日】平成21年3月5日(2009.3.5)
【国際特許分類】
【出願日】平成20年7月17日(2008.7.17)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
[ Back to top ]